DRAM和CMOS工艺之间的精确差异

有几个问题提到标准CMOS工艺与DRAM制造之间的区别：

为什么微控制器的RAM这么少？

他们在制造SDRAM时如何将逻辑集成到DRAM工艺中？

这些差异到底是什么？或者这完全是商业秘密吗？我想为对光刻工艺有一般高级了解的人提供详细的答案。

这是一篇讨论过差异的（略过时的）论文：http : //www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf

基本上，它可以归结为一些重要的差异。

1. 漏电流。DRAM单元的传输晶体管必须具有极低的泄漏，否则泄漏电流将如此快地影响存储在单元中的位，从而在刷新周期之间将丢失数据。使用的一种技术是衬底偏置-晶圆的“体”保持在非零电压以改变晶体管性能。对于逻辑，您希望基板处于0V以获得最佳性能（最高速度）。该论文指出，在0.5 um逻辑处理上构建DRAM将导致刷新周期比DRAM处理所需的刷新周期多20倍。较高的刷新率将导致功耗增加，并可能导致内存访问延迟。

2. 阈值电压。需要较高的阈值电压以降低泄漏电流。但是，高阈值电压晶体管的开关速度较慢，因为在开关晶体管之前输入电压必须升高得更高，这需要更多的时间。可以通过施加衬底偏压或通过增加掺杂剂浓度来调节阈值电压。该论文指出，DRAM处理阈值电压比逻辑处理阈值电压高约40％。可以不同数量地掺杂不同的晶体管，但这增加了工艺复杂度。

3. 片上互连。DRAM设计非常有规律，涉及许多平行线，交叉很少。逻辑设计需要更多的复杂性。结果，DRAM工艺不支持与逻辑工艺一样多的金属层。由于DRAM单元的构造，DRAM的表面也非常凹凸不平，从而限制了可以使用的金属层的数量。逻辑设计要平坦得多，在将下一层构建在顶部之前，要使用平坦化技术（非常精细的抛光）来平坦化（平坦化）每一层。DRAM工艺通常支持大约4个金属层，而逻辑工艺最多支持7或8个层。当前逻辑技术水平为13-14个金属层。

4. 其他事宜。DRAM单元泄漏必须保持非常低，以将电荷保持在单元电容器中。电容器还必须具有非常高的面积效率，而这在硅上的电容器上并不容易做到。DRAM过程使用相当专门的过程来构建常规逻辑过程中不可用的电容器。

TL; DR：DRAM进程产生缓慢的逻辑，逻辑进程产生泄漏的DRAM。主要的工艺差异是金属层数，晶体管掺杂，电容器结构和衬底偏置。