用电阻减慢数字线路的速度为什么很好？

我听说，有时建议通过在其上放一个电阻来“减慢”数字线路的速度，比方说在一个芯片的输出和另一芯片的输入之间使用100欧姆的电阻（假设使用标准CMOS逻辑；信令速率相当慢，例如1-10 MHz）。所描述的好处包括减少EMI，减少线路之间的串扰以及减少接地反弹或电源电压骤降。

令人费解的是，如果有电阻，则用于切换输入的总功率似乎要高得多。被驱动的芯片的输入等效于3-5 pF的电容器（或多或少），通过电阻充电可以吸收存储在输入电容中的所有能量（5 pF *（3 V）²）。和切换期间，在电阻器中耗散的能量（比方说10纳秒*（3 V）² /100欧姆）。包络线计算表明，电阻器中耗散的能量比输入电容中存储的能量大一个数量级。如何必须更加努力地驱动信号才能降低噪声？

考虑一下输出和输入之间的PCB连接（或电线）。基本上是天线或辐射器。当输出改变状态时，增加一个串联电阻将限制峰值电流，这将导致所产生的瞬变磁场的减小，因此将趋于减少与电路其他部分或外界的耦合。

不希望的感应电动势= $-N\dfrac{d\Phi}{dt}$

在（例如）两个PCB轨迹之间存在简单干扰的情况下，“ N”为一圈。

$\Phi$

接下来，考虑电阻增加时线路电压的上升时间-上升时间将变长，这意味着将减少耦合到其他电路的电场。这是由于电路间杂散电容引起的（请记住，Q = CV）：-

$\dfrac{dq}{dt} = C\dfrac{dv}{dt} = I$

如果电压的变化率降低，则注入其他电路的电流（通过寄生电容）的影响也会降低。

至于问题中的能量论证，由于输出电路不可避免地会有一些输出电阻，因此，如果您进行数学运算并计算出每次输入电容充电或放电时该电阻所消耗的功率，您会发现该功率不会即使电阻值改变，也不会改变。我知道这听起来并不直观，但是我们之前一直在争论这个问题，我将尝试查找问题并将其链接起来，因为它很有趣。

尝试这个问题-这是涵盖电容器充电时能量损失的主题之一。我将尝试找到一个更新的版本。

来了

此“减速”功能的正确术语是压摆 率。通过形成一个具有输入电容的低通RC滤波器，添加电阻可降低压摆率。您可以在下面的波形图中看到此类电阻的效果（具有较高摆率的绿色曲线会产生更多的噪声）：

您提到的功耗增加实际上不是真实的。电容器充电所需的能量相同，而无论其充电速度有多快。电阻的引入仅使这种能量损失可见，而没有电阻，则CMOS输出门会耗散非常相同的能量。

将电阻器视为“使线路减慢”是一个过分的简化，因为这并不是真正的目的，至少在高速信号传输中，这似乎暗示着，如果您想减少或移除电阻器，走得更快。

实际上，它是轨道所代表的传输线的串联终端。这样，其值加上驱动器的输出阻抗应等于磁道的特征阻抗。

当您的驱动器通过电阻沿线路沿线下沿时，它以最终电压的一半下降到远端（因为有一个由源阻抗和走线阻抗形成的分压器），然后在开路处反射。远端代表的电路，将其电压加倍至满级。反射传播回源，在该点反射被源电阻终止（通过输出驱动器的低阻抗）。

因此，远端获得了良好的整洁边缘，可以在发送后安全地使用一个传播延迟（即，尽快），并且在多个往返时间中没有一组反射来回晃动。导致EMI /串扰和延迟。

缺点是，如果您看在线的中间，您会看到一个有趣的阶梯波形，这意味着这并不总是适用于多点链接的技术。（当然不是多点时钟）

更新：

需要澄清的是，在这些情况下，最重要的是信号的上升时间，而不是产生边沿的频率。在理想的世界中，您总是会有驱动器的边沿速率对您尝试传输的频率很敏感，但是如今通常情况并非如此，如果您的驱动器上升时间很短，那么您需要考虑一下铃声。在数据线上，这可能无关紧要（除了EMI），因为它都将在下一个时钟沿之前停止，但是在时钟上，这可能是双时钟灾难，即使是仅发生一百万次的灾难次。

霍华德·约翰逊（Howard Johnson）认为，您应该模拟的时间超过上升时间的1/6，以查看是否需要终止。1ns的上升时间为150ps，大约一英寸。别人说上升时间每纳秒2英寸之类的东西是需要终止的关键长度。

必须更努力地驱动信号

反之亦然：数字输出的驱动强度基于其输出晶体管的大小为固定量（*）。如果驱动强度太大，则会产生较大的短路电流脉冲。电阻将其转化为更长，更平坦的脉冲。（我认为当前时间图上脉冲下的面积是恒定的，但我没有做数学运算）。

您的电流脉冲越尖锐，就越需要将系统视为传输线。然后，该电阻器显示为源端接电阻器。

（*）您可以获得具有可切换驱动强度的某些设备，但这仅意味着它们每个引脚具有多个输出晶体管。