通过差分迹线之间-有多严重？

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我正在开发具有LVDS 2.5信号的电路板。我已阅读的有关电路板布局的所有指南都说不要在差分走线之间放置过孔，例如本指南

在某些情况下，将差分对像这样路由起来会容易得多：

观察B5和B6，它们绕着电源垫（旁边有一个过孔）旋转，然后一起继续。我也想用几个接地垫来做。

如果不这样做，我将需要3密耳的走线和空间而不是5密耳，或者需要6层板而不是4层板。哎哟。

所以问题是，这到底有多严重？我应该期望10 mV耦合到LVDS线，还是100 mV？

BGA的间距为1.0mm，走线为7.7密耳，相隔5密耳，可实现100 ohm的差分（但逃逸BGA时可能为5/5）。顶层是信号，然后在其下方接地0.23 mm，然后通电。BGA是Artix-7 XC7A15T。

更新 LVDS信号的时钟频率为600MHz DDR。

更新我更担心电源/地上电流的尖峰耦合到每条线上的不同方向，即将LVDS线驱动到更高而另一条线更低，足以导致接收器读取错误（或不确定）值。与阻抗不连续或反射无关。但是我真的不知道……那只是直觉。

— 亚历克斯一世
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差分走线的黄金法则之一是，两条走线必须具有相同的飞行时间（长度）和容性负载。如果500 MHZ到GHZ频率是强制性的。

— Sparky256 '18

我建议您查看特定FPGA或IC的应用指南，并检查其布局（经常在开发套件中提供）以获取建议的突破区域。

— Ale..chenski

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简短的答案是，我认为差分信号的起点或终点附近的间距变化并不那么糟糕。我也认为6层并不多。但是在高速下，绝对要使所有噪声源远离时钟。

对于更长的答案，让我们看一下给出的原因。您引用的Toradex来源提到了阻抗不连续性和EMC兼容性。

阻抗不连续性来自以下事实：如果在走线之间存在通孔，则走线首先彼此之间具有电容性耦合，然后移除耦合并用通孔代替，然后将它们再次耦合在一起。任何阻抗变化都会引起反射（请参阅阻抗不匹配）。反射率是：

Γ = \frac{Z_{1} - Z_{2}}{Z_{1} + Z_{2}}

$\Gamma=\frac{Z_1-Z_2}{Z_1+Z_2}$ 其中Z是阻抗变化。注意，对于不同的频率，实际阻抗是不同的。因此，我们得到的信号会反射回驱动器，可能会因过压或过压而损坏驱动器（不太可能，尤其是对于FPGA的LVDS而言，这在我使用时相对坚固，但可靠性很重要），然后它可以从驱动器处的阻抗变化中再次反射回来，并撞击接收器。最坏的情况是，它破坏性地干扰了边缘，并使它不单调。

在这种最坏的情况下需要做什么？我相信经验法则是，如果反射距离超过基本波长的1/6，您会遇到麻烦。因此，如果您的边沿速率（不是开关频率，而是边沿的上升时间）为1 ns，则我们知道铜中的电传输速度为每ns 6 ns / ns，因此，如果反射距离超过1英寸，则说明您处于冰薄状态，并应查看阻抗变化了多少。同样，如果过孔位于信号的接收端附近，我会认为阻抗失配将因到达接收器所固有的阻抗失配而丢失。

Toradex指出的第二个问题是EMC合规性，这有点模糊。他们可能担心耦合或走线长度不匹配。我认为耦合不一定是问题。这些是差分线，因此净耦合应该抵消，除非您真正推动电压裕量。如果您的走线中有障碍物，走线长度不匹配可能更常见，但这不是必需的结果。

为了更好地进行耦合，在理想情况下，如果将同一信号耦合到差分对中，则希望同时耦合到两者中。这样做会使它们都碰撞数mV，并且差分信号（Vp-Vn）将不受影响。只要每个信号的绝对电压都在规格范围内，就可以了。在极高的速度下，您可能会遇到一个问题，即信号在耦合到另一条线之前会先耦合到一条线。这将是一个问题，但即使在这里，我也认为将噪声耦合到两条线路中比将其耦合到一条线上要好，因为噪声会因微分特性而减少，或者您有两个问题而不是一个。

如果您正在处理边缘速率低于1 ns的极高速度的东西，那么您应该向我解释答案，您可能应该使用超过4层的电路板。如果您只是想驱动80 MSPS ADC，则此建议应该是可靠的。请记住，边缘敏感线（如时钟）是迄今为止正确处理的最重要信号。

最后一条提示：如果操作变得困难，请查看可能位于BGA焊盘中的微孔。

— 伪造者
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+1，很好的答案！一件事：SI的秒符号是“ s”，而不是“ S”，这是西门子的。

— 沙姆谭（Shamtam）'18

@pscheidler-好的答案。是的，信号非常快，可能有0.2ns的边沿和600MHz的时钟。但是我对LVDS不太了解：）我最担心的是电源/接地电流尖峰会在LVDS上引起足够的噪声，从而导致另一端接收到错误的电平。

— 亚历克斯一世

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@AlexI我编辑了答案，在耦合方面添加了更多内容。小心时钟和其他边缘敏感线。关于差分线路的一个好消息是，如果正确匹配长度，则驱动LVDS对将不会有电流尖峰，因为净电流应保持一致。您也绝对应该使用6层，因为您将需要漂亮的大接地层来处理高速IC确实产生的任何电流尖峰。平面电容是清除超高速噪声的唯一方法。但是，这是另一个问题，我已经

— 四处逛逛

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@Shamtam我已经设计了很长时间，而且我从来没有几秒钟就没有安装过SI单位，而且我总是称其为Ohms Mhos的逆函数！

— pscheidler，

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如果您真的需要知道，则应该进行仿真。

您还应该编辑问题，以包括信号传输速度或信号的边沿速率。

但是我认为您很有可能会摆脱它。扩散对主要耦合到相邻平面。它们彼此之间的边缘耦合不大。因此，间距的偏差对差分阻抗的影响最小。差分对的关键是匹配长度。

几次我在一个或两个地方违反了间距规则的木板上做过帮助，以逃避BGA。这不会导致董事会的主要成本增加。这是大批量生产。

因此，您可以使用5/5规则布线大部分电路板，并且仅在您从BGA逃逸的区域使用3 mil的间距。对于主板供应商来说，这可能不是问题。您可以对此进行调查。

— 麦基思
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如果该不连续区域是<<波长，那么就可以了。

如果您的边缘是1纳秒的Trise，Tfall，并且Z_diff差的区域是50皮秒（<边缘时间的5％），那么您就可以了。

即使边缘变得不安，数据眼也很重要。在5纳秒长的数据眼中心烦100pS就可以了；在接收器时钟选通接收器FlipFlop做出决定之前，反射将早已消失。

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如果反射发生的方式能够增加数据的视线，那会更好。

注意存储在ESD结构中的信号能量和封装的引线框架电感。它是ISI（符号间干扰），并且可能会改善或降低数据眼。

— 模拟系统
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