据我了解，大多数现代消费类CPU都基于同步逻辑。一些高速应用程序（信号处理等）使用异步逻辑来提高其速度。

但是，在当今市场中，消费类产品的速度是主要卖点之一（请参阅AMD与Intel的比较。）难道比采用完全异步逻辑开发更复杂的光刻技术还快吗？还是对于VLSI应用而言，异步逻辑是否过于复杂/不切实际？

我在一家将异步设计技术商业化的初创公司中度过了几年，所以我熟悉以下原因：

• 异步并不是本质上更快。最坏情况下的路径延迟保持不变。只是有时您会利用更快的路径执行优势。

• 异步也有完成检测的开销。

• 设计工具。这是非常大的一个：实际上并没有与同步设计相同质量的工具的完整异步“流程”。

• 训练。您实际上必须在新的范例和工具上对所有设计师进行再培训。

• 风险和保守主义。行业的大部分内容是“产生与上一个类似的东西，但是有些不同”。这很有可能工作。公司更不愿建立完全不同的东西，因为它有更多的机会成为总损失数千万美元的资产。

设计异步集成电路非常诱人。其他答案已经涵盖了许多在这样做之前要三思的原因。这里还有一个：

IC开发尚未完成设计。验证和测试同样重要。不仅设计工具对于同步电路非常先进，而且仿真工具和测试设备也是如此。

验证

使电路在实验室条件下工作还不够。它们需要在工作电压（V）范围，工作温度（T）范围以及由于制造工艺（P）引起的变化方面保持稳健。对于同步逻辑，可以借助静态时序分析来保证这一点。电路分解为从触发器到触发器的所有时序路径。对于每个单独的时序路径，以及P，T和V的不同组合，都会检查建立和保持时间。这些PTV组合就是所谓的仿真角。

可以对异步电路进行类似的验证，但是设计工具要困难得多，支持也要少得多。它还将设计人员限制为实际上可以验证的异步结构。没有针对任意异步电路的可靠验证。

测试

在测试硬件时也存在类似的困难。测试同步逻辑由测试标准和设备完全支持。测试异步电路不仅更加复杂，而且由于缺少时序抽象，甚至还不足以证明该电路可在所有PTV角落使用。该电路可能会由于某些PTV组合的比赛条件而出现故障，而这并没有被弯道覆盖。

摘要

IC设计人员没有放弃异步范例，但是异步逻辑在验证和确认过程中具有严重的劣势。在工业环境中，需要限制异步IC设计的结构，这种结构可以证明能够在工艺变化的整个参数空间以及温度和电压的工作范围内工作。

所谓的“本地同步全局异步”设计是获得两种时序范例的更多优点和更少缺点的一种方法。

异步二进制计数器更简单，因为它们每除以2仅使用1个存储单元或T触发器。因此，旧的CD和74HC4020和4040便宜地提供了许多二进制程序。每个阶段中的prop延迟表示没有竞争条件或二进制地址的门解码故障时不能使用它，除非prop延迟小于1/2输入时钟周期（使用后沿锁存结果）。然后将输出延迟乘以N个阶段。

同步二进制计数器使用一个额外的存储单元到D FF进行延迟，但是对于任何长度的计数器，将延迟最小化为1值，因此会占用更多的区域。

因此，所有CPU都使用互补时钟来优化地址和存储器读/写中的预期延迟，以最大化吞吐量，但不超过传输延迟，建立和保持时间。

内存现在使用多个阶段，例如DDR，3DR，4DR，5DR，特别是用于图形内存，但是CPU时钟的运行速度比单周期RAM速率快得多，因此读写地址延迟可以按单个或多个或一半计数来计时。每个参数的T小数或整数表示的超级时钟（例如100MHz xN）。这些道具延迟随温度增加。对于CMOS，以较高的Vram电压降低电压，如果妥善冷却，则可能会缩短延迟时间或其他增加的Pd和温度升高，并使其变差（变慢）。因此，无论是用于异步操作还是同步操作，散热V，f，T都是最佳延迟的关键。

早期的逻辑设计是异步的。通常，它们也与模拟电路混在一起。但是，随着时间的推移，设计变得越来越复杂，因此需要更多的工程师来进行单个设计。异步时序图。当状态很多时，逻辑可能很麻烦。现在添加一个工程师团队，试图将不同的逻辑块连接在一起，但是它们之间的时序安排得不太好。设计变得无法预料地发生变化。

进入同步逻辑设计。现在，所有状态流都与一个时钟信号对齐，该时钟信号可以很好地定义接口，并且对设计更改具有更高的鲁棒性。是的，它可能会使用更多的门，但是（通常）设计稳定。只要没有人碰它就会变得稳定！