VDD + 0.3V输入限制在哪里来自IC芯片？

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有各种各样的集成电路规定其输入电压可以跨越相当宽的（绝对最大）范围，例如-0.3V至6.0V（ref，pdf第4页），然后具有“任何引脚上的输入电压”约束该依赖于输入电压，例如-0.3V到VDD + 0.3V。

实际上，这使芯片对输入电压超出输入电压超过0.3V的电压不具有I / O耐性，但在输入电压所允许的绝对最大规格之内，并迫使我施加某种外部电平将电路移至这些输入。

那么，在集成电路I / O引脚规范中出现这种限制的实际原因是什么？

integrated-circuit input maximum-ratings

— 维卡斯库
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如果输入保护二极管是标准的PN结，并且具有“大面积”且许多接触点进入阳极和阴极区域，那么我建议您计划：0.7mA时为10mA，0.64v时为1mA，0.58v时为0.1mA，0.01 0.52v时的mA，0.46v时的0.001ma（1uA），0.40v时的0.1uA，0.34伏时的0.001uA。ONE NANO_AMP是否足够低，不会引起错误？{ 注意; 这些数字可以很容易地由当前的10：1断开}

— Analogsystemsrf

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“绝对最大”额定值仅是-您不想在这些额定值附近操作部件。通常在“绝对最大”额定值表下方有一个注释，上面写着“在这些额定值以上运行可能会损坏零件”。初学者经常不读该笔记。

— 彼得·贝内特

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“并且迫使我对这些输入应用某种外部电平转换电路”。这往往表明您正在连接外部设备，此时，保护您的微型计算机的接口电路应成为设计的一部分。相反，如果您要进行电平转换以与板上的另一个芯片通信，那么您可能选择了错误的芯片。

— 格雷厄姆

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最有可能在输入引脚和芯片上的VDD网络之间连接了一个ESD保护二极管，这种二极管通常被反向偏置（在Peter Smith的答案中给出了显示配置的示意图）。这个想法是，当发生正ESD事件时，电流将流入低阻抗VDD网络，与将其全部倾倒在连接到输入引脚的一个不良CMOS栅极上相比，电流损失较小。

由于限制为VDD + 0.3 V，因此在您的设备中，二极管很可能是肖特基型的，而不是PN结的。使用PN结时，通常会看到VDD + 0.6 V左右的限制。

如果要向该设备施加高于VDD的输入电压（超过0.3或0.4 V），则需要对该二极管进行正向偏置，并从电源中汲取高电流。这可能会损坏您的电源，或者，如果电源可以提供足够的电流，则会将芯片加热到损坏点。

如果在这些条件下使用电阻器限制流入输入引脚的电流，则可能会发现电路工作正常。或者，特别是如果芯片的功耗很低，您可能会发现整个芯片（以及连接到同一VDD的其他东西）都通过输入引脚上电，这通常会导致意外行为。

— 光子
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我认为这可能是最好的答案，并且我很欣赏它的建议，它提供了一种可能性，即限流电阻器可以缓解在持续条件下失效的ESD保护二极管。它将受益于具有代表性的示意图，类似于@PeterSmith提供的示意图。

— vicatcu

@vicatcu，我已进行编辑以解决您的问题。

— Photon

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这是由于输入保护二极管引起的。

典型输入如下所示（所示为CMOS反相器）：

原理图

^{模拟该电路 –使用CircuitLab创建的原理图}

较新零件中的二极管是肖特基器件。这些二极管适用于短时间，低能量的瞬态事件，无法处理大电流（通常为几个mA）。

— 彼得·史密斯
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它们是用于短暂的，低能量的瞬态事件，但这并不能使“聪明”的电路设计人员将它们用作常规二极管。例如，只需添加一个大阻值的电阻，然后让保护二极管处理额外的电压，即可将12V信号与3.3V部分连接。

— hjf

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0.3V的下降来自用于保护芯片引脚的肖特基钳位二极管。这些二极管通常连接在每个引脚和两个电源轨之间。如果它们的正向偏置电压超过0.3V，则可能会流过任意大电流。

二极管被设计为吸收由ESD产生的瞬态电流，这些瞬态电流表示它们可以处理的有限能量，从而保护敏感的MOSFET栅极免于过压。但是，如果使用低阻抗源驱动它们，则会迅速向它们倾倒更多的能量，使它们无法承受。

— 戴夫·特威德
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“任意大电流”听起来像可能是相当不利的芯片。在那种情况下，如何说这些人提供保护？仅在GND至VDD范围内的0.3V的非常有限的频带内？对于经验不足的读者，您的答案也可能会得到改善，方法是包括一些有代表性的示意图，以了解该引脚在芯片外围的逻辑外观。

— vicatcu

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@vicatcu“任意大的电流”是（例如）您要将3.3V供电设备的输入连接到5V或12V电源或其他低阻抗源的情况。二极管旨在防止能量限制的ESD瞬变，而不是防止可能连接的任何和所有任意输入信号。

— Technophile

正确，我可以进行挖掘

— vicatcu

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实际上，存在肖特基钳位二极管和VDD + 0.3V都是出于相同的根本原因，这就是SCR闩锁。实际上，所有CMOS IC的设计本质上都是一对BJT晶体管。这仅是由于布局了p型和n型硅衬底而导致的。VLSI Universe的这张图片很好地展示了它：

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

您将获得两个内部BJT晶体管Q2和NPN，以及Q1 PNP。注意，它们共享一个N阱和一个P阱，但是这种特殊的布置形成了一种称为硅可控整流器（SCR）的东西。无论如何，这都不是所希望的，但是这种安排的不幸的副作用是。如果遵循某些规则，这不是问题。

典型的SCR具有三个端子，即阳极，阴极和栅极。通常，对于某些必须通过阳极处相对于阴极的正电压控制的设备而言，它是正向偏置的，但是，除非激活栅极，否则SCR将阻止任何电流。要激活门，门必须上升超过一个阈值，在本设计中，该阈值将为阳极电压。一个锁存器被激活，即使门下降，它也会保持开启状态。它将一直保持直到阳极电压下降到接近零电流为止。对于CMOS IC，阴极类似于芯片GND，阳极为VDD供电轨，而栅极为I / O引脚。这很关键，如果任何I / O引脚上升到高于VDD的水平，它将使能锁存器并在VDD和GND之间造成短路，从而导致大量电流，并且该电流将使锁存器继续烧毁IC。

为了防止出现较小的瞬时尖峰，在I / O线上增加了Shotttky二极管，以将输入钳位到安全区内的GND-0.3V和VDD + 0.3V。这些二极管只能消耗少量电流，并且对于更坚固的设计仍然需要外部钳位。

有关更多信息，EEVblog对此做了一个不错的教程：EEVblog＃16-CMOS SCR Latchup教程

— 企鹅359
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我还遇到了一个部分（我认为是74HCxx），该部分的行为就像每对输入之间都有一个PNP晶体管，其基极与VDD相连。一个输入恰好被弱下拉，而另一个则被拉至高于VDD约100uA。不会造成芯片损坏的电流很小，但100uA的大部分电流流到相邻的输入上。

— 超级猫

哦，有趣的是，这也许真的是答案……

— vicatcu