Questions tagged «mixed-signal»

这是这个问题的直接延续。所以这是我的布局，您对微控制器方面有何看法？ 2019年4月更新：我在2016年春/夏建立了该评估板，但从未在这里更新结果。该电路板工作正常，唯一可观察到的数字噪声泄漏到模拟信号的原因是模拟/数字接口中电路设计的某些错误选择，而不是布局/接地（并且在以后的版本中进行了修复，也消除了很小的噪声） 。现在，我只有一块商用板，其CPU部分的设计主要基于此处显示的布局，并通过了EU EMC测试，因此答案是，这种布局至少足以胜任其工作。 实际的旧问题如下： 编辑：基于Armandas的回答，我现在的印象是微控制器布局足够好。如果还有人要说这在防止数字噪声泄漏到模拟端方面有多好，我仍然会非常感兴趣，这基本上是我下面的第4点。当然，关于微控制器方面的任何其他评论也都受到欢迎。 堆叠是 TOP：信号 GND：坚固的接地层，任何地方都没有切口或走线 PWR：电源 BOT：信号 TOP（红色）和PWR（紫色）层，顶部丝网印刷[请参见下面的更新 ] BOT（绿色），带有用于与上述比较的顶部丝印 此处数字/模拟分割（逻辑上，接地层是实体）。电源（+3.3数字，DAC和MUX，模拟）输入到左下角，三个电容中有47uf储液电容。铁氧体磁珠（FB101）将+ 3.3V的走线与uC电源分开，并连接至DAC和MUX。uC位于左上角，TOP下方的平面是局部接地，通过C720附近的通孔连接到GND。±15±15\pm15 uC是STM32F103VF，我将以72MHz运行。晶体为8MHz。uC右侧是标记为“ Control 1”的部分，其中包含两个DAC和一个多路复用器，用于多路复用uC内部DAC1的输出。右下方是“ Control 2”附近的另一个多路复用器，用于多路复用uC的DAC2。从uC的DAC接收信号到运放的信号的磁道是在通向多路复用器之前对其进行缓冲（UREF1）的两条磁道，分别是从过孔到C712右上方的磁道。DAC与SPI总线连接，该总线从uC的右上角离开。 DAC和多路复用器为右侧的模拟声音生成器（大多数未显示）生成控制信号，而不是直接生成音频。但是，我希望在生成的音频中也能听到其中的任何重大数字串扰，这很糟糕。我的目标是 kHz的控制速率，这意味着8路多路复用器以 kHz 的速率获得新的采样值。111888 离开uC的其他曲目是： 地址从MCU1的uC顶部到MUX2的右侧选择并启用MUX。 PWM信号进入电阻阵列RR901。我正在尝试这种方法，本质上是通过以某些方式组合PWM波形来生成波形。如果这不起作用，或者通过此路径泄漏的噪音太多，那没关系，我将在下一个修订版中将其保留。我以为如果将RR901留在外面，基本上不会有噪声通过该路径泄漏？ 来自最终音频输出（未显示）的ADC信号到达uC右下侧的引脚26。它用于校准模拟端的某些功能，因此只要能提供有效的10位左右精度，一切就可以了（这是12位ADC）。 在电源层，DAC / ADC参考来自UREF1（我实际上并不需要非常特定的参考电压，但我需要与DAC的最大输出进行精确比较）。 进入数字和模拟部分之间的某些电阻器（例如，R713和R710）的GPIO可以打开和关闭模拟部分中的各种功能。R与C一起尝试从uC滤除任何数字噪声，请参阅此问题。 最后，RC网络R715，R716，C709过滤并衰减GPIO的输出，用作VCF（未显示）的步进输入以对其进行校准。 我想知道一些特定的要点： 水晶是否足够靠近并正确布线？我必须将uC模拟部分去耦电容放在晶体和uC之间，因为那是引脚所在的位置。 C715是VDDA的去耦电容。请注意，为了将去耦电容C717连接至Vref +，Vref-，我必须将VDD路由至C715，并在C717周围有相当长的轨迹。这不好吗？ VREF-和VSSA直接接地，VREF +和VDDA的去耦电容的接地侧也一样。这与奥林在上一个问题中所说的一致，所以我认为现在应该可以了吗？ 看起来是否有可能从DAC获得合理的输出？我希望获得约12位有效的信噪比。uC DAC是12位的，而外部DAC是原型的16位（有引脚兼容的12位版本，所以我以后总是可以调低）。 任何其他意见或建议也非常受欢迎，因为我不是专业EE，所以我在这里可能还会犯一些愚蠢的错误:) 更新： 我将根据此处的建议收集最新版本。 根据Armandas的建议在顶层进行更改： C715和C717的互换顺序 将最大功率平面的间隙从6密耳增加到9 mil（更大的平面，并且该平面将不通过引脚流动，例如使C712接地断开） TOP …

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更新：后续问题显示了我对最终PCB布局的看法。 我正在用uC布置我的第一块电路板（我在使用和编程嵌入式系统方面有相当丰富的经验，但这是我第一次进行PCB布局），这是STM32F103，这将是混合信号板同时使用STM的内部DAC和一些通过SPI的外部DAC，我对接地有些困惑。 这些问题的答案： 去耦帽，PCB布局 竞争PCB晶体布局建议 PSoC的混合信号PCB布局 明确指出，我应该有一个用于uC的局部接地平面，该接地平面恰好在一个点处连接到全局接地，并且在该点附近具有一个局部电源网，该局部电源网连接到全局电源。这就是我正在做的。然后，我的4层堆栈是： 本地GND平面+信号，uC，它是100nF的去耦电容和晶体 全局GND，通孔除外。根据亨利·奥特（Henry Ott）这样的消息来源，地平面是未分割的，数字部分和模拟部分实际上是分开的。 电源，IC下的3.3V平面，用于3.3V外部DAC的粗线，用于在模拟部分分配伏的。± 15±15\pm15 信号+ 1uF去耦电容 在板上更远处，模拟组件和信号位于顶层和底层。 所以问题： 我应该在uC之下突破全球范围，还是将完整的地面平面置于本地之下？ 电源平面：我打算仅在uC下使用电源平面，并使用过孔将电源带到去耦电容，并因此将uC带到顶层，因为在其他地方我不能真正使用太多电源。外部DAC应该是星形分布的，因此我为它们设置了单独的走线，电路板上的其余部分为伏。听起来还好吗？± 15±15\pm15 我同时使用uC的ADC和DAC，并在电路板的模拟部分中生成参考电压，然后将其带到uC的Vref +引脚上，并在电源板上进行跟踪。我应该在哪里连接Vref-引脚：局部接地，全局接地，或在电源平面上建立一条单独的走线，以将其连接至模拟部分中的全局接地，接地应保持安静？也许靠近参考电压产生的地方？请注意，在STM32上，Vref-与模拟接地VSSA引脚不同（我认为它会到达本地GND平面？）。 当然，这里对设计的任何其他评论也欢迎！

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我目前正在设计一个将12位ADC（MCP3208）连接到Raspberry Pi的电路板（除了其他一些与低速I / O相关的东西）。它通常会连接到模拟传感器（温度传感器，IR距离传感器和类似的东西，尽管并不总是需要12位分辨率，但在某些情况下，拥有更多信息确实是一件好事）。 我对模拟电路没有太多的经验，对所涉及的基础数学和物理也没有很好的理解。 我正在阅读有关ADC的几本设计指南，并且经常阅读诸如抗混叠滤波器，用于高阻抗信号的ADC驱动器，模拟地平面，以某些方式布置走线以减少噪声的内容，以及保持高速数字电子设备尽可能多地分离的内容。 ADC可以减少开关噪声，精密电压基准以及更多我尚不完全了解的内容。 所以我开始想知道，如果我没有专业知识来正确实现它，那么使用12位ADC是否对我有意义，因为我可能会因为电路设计欠佳而放弃2个LSB，而应该搭配10位ADC。还是在我认为的12位领域中，最佳电路设计并不那么关键。 应该采取什么措施来降低噪声（例如明显的旁路帽）？在诸如我的混合信号应用中（具有GHz处理器与ADC对话）的最大噪声原因是什么？实际上，只有在更高精度的应用程序（14-16bit +）中才需要做什么？ 我真的很想知道我应该注意哪些明智和重要的事情。

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我正在尝试使用IR21844 mosfet驱动程序构建半桥，我已经阅读了数据表和设计技巧以及本论坛中的一些主题。我仍然无法获得的一件事是逻辑和电源之间的单独GND引脚。 我从一篇文章中说：“ IR21844具有两种不同的接地，一种用于逻辑，另一种用于电源。从理论上讲，它们被允许悬空5伏，从而在逻辑和电源之间提供了某种隔离。” 我还通过研究称为Vs下冲的deisgn技巧97-3第2页第4段来确认这一点。 设计技巧97-3 我知道应该连接2引脚Vss和Com（因为这是一个非隔离驱动器），但是如何以及在何处？ 我现在的建议是不要将它们连接至IC下的PCB，而应将Vss引脚连接至微控制器逻辑GND，并将Com引脚连接至较低的Mosfet源，并使2个GND在电池处汇合。 我附上我的示例电路原理图，该电路图已简化为仅显示必要的项目，请提供您的见解，如果我错了，请纠正我。 我也有疑问，是否如数据表所示，在引脚7（15v）和引脚3（Vss）之间是否需要电容器，但并没有解释。 IR21844数据表 提前致谢

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