Questions tagged «processor»

我在这里找到了主板架构： 这似乎是主板的典型布局。编辑：嗯，显然它不再那么典型了。 为什么CPU 仅连接1条总线？前端总线看起来像是一个主要瓶颈。将2或3条总线直接送入CPU会更好吗？ 我想象一条总线用于RAM，一条总线用于图形卡，另一条总线用于某种形式的到硬盘驱动器，usb端口以及其他所有设备的桥接。之所以将其拆分，是因为硬盘驱动器的数据速率与内存相比要慢一些。 这样做很难吗？我看不出会有多少成本，因为现有的图表已经拥有不少于7辆巴士。实际上，通过使用更多的直达巴士，我们可以减少巴士的总数，甚至可以减少其中一座桥。 那么这有什么问题吗？某处是否有主要劣势？我唯一想到的可能是CPU和内核的复杂性更高，这使我认为这种瓶颈总线体系结构是在事情不那么复杂的旧时代完成的，而设计在标准化方面保持不变。 编辑：我忘了提到看门狗监视器。我知道我已经在一些图中看到了。据推测，瓶颈总线将使看门狗更容易监视所有内容。可能与这有关吗？

24 cpu  computer-architecture  computers  bus  processor 

并不是真的与芯片相关，但是希望我会从这里得到一些指导。 我有很多代码，但是我不知道它打算使用什么处理器。是否有可用的工具可以帮助我识别代码类型？哪些统计方法可以帮助您？字节分配？配对分布等？马尔可夫链也许？

19 assembly  processor  architecture 

回到我开始编码时的迷雾中，至少据我所知，所有处理器都使用固定量的功率。处理器没有“闲置”之类的东西。 如今，有各种各样的技术可以在处理器不太忙时减少功耗，主要是通过动态降低时钟速率来实现的。 我的问题是为什么以较低的时钟频率运行会消耗更少的功率？ 我对处理器的印象是参考电压（例如5V）代表二进制1，而0V代表0。因此，我倾向于考虑在整个芯片上施加恒定的5V，各个逻辑门断开该电压。当“关闭”时，表示正在使用恒定功率。这些门的打开和关闭的速率似乎与所使用的功率无关。 我毫不怀疑这是一个绝望的幼稚图片，但是我不是电气工程师。有人可以解释一下频率缩放的实际情况以及它如何节省功率。根据状态，处理器是否还有其他方法可以使用更多或更少的电源？例如，如果打开更多的门，是否使用更多的功率？ 移动/低功耗处理器与台式机有何不同？它们只是更简单（更少的晶体管？），还是其他一些基本设计差异？

16 processor  power 

我正在使用飞思卡尔PowerPC微控制器。在数据表的闪存模块中，“闪存访问的等待状态”的数量是可配置的。 以下是数据表中提出我问题的部分，它取自PFlash模块寄存器的寄存器描述： 该字段必须设置为与PFlash的工作频率和PFlash的实际读取访问时间相对应的值。较高的工作频率要求对此字段进行非零设置才能使Flash正常运行。 0 MHz，<23 MHz，所需等待状态= 0 --- 23 MHz，<45 MHz，所需等待状态= 1 --- 45 MHz，<68 MHz，所需等待状态= 2 --- 68 MHz，<90 MHz，需要的等待状态= 3- （PFlash是平台Flash控制器模块） 我知道处理器比闪存快，这就是为什么引入等待状态的原因。我不明白的是：如果处理器比闪存快，那么处理器就是需要降速的处理器而不是闪存，但是上面的段落说的相反（或者我不明白吗？），说，如果Pflash以高频率运行，那么我们需要通过增加其他等待状态来降低它的速度！ 我的理解有什么问题？ 谢谢

10 memory  flash  processor 

以一个能够更改其时钟速度的CPU为例，例如现代计算机CPU（Intel，AMD等）。当它以特定的时钟速度进行特定计算时，是否会产生与以较低的时钟速度进行相同计算时产生的热量相同的热量？我知道散热和热量积聚是不同的问题，所以让我们只谈谈产生的原始热量。

9 thermal  processor 

我知道FPGA-DSP组合通常用于高端电力电子设备/超声/ MRI /等。即使在低端FPGA（例如Spartan 3/6）上，软处理器是否有可能完全取代DSP？ 补充：在一个FPGA中拥有多个软核处理器的原因是什么？

8 fpga  processor  microblaze  softcore