Questions tagged «timing-analysis»

我的串行ATA控制器设计可用于几乎所有种类的Xilinx 7系列设备，但Artix-7设备除外，这让我头疼。 纯设计（SATA 6.0Gb / s，150 MHz设计时钟）可以在我的Artix-7 200T上实现。如果添加ILA内核（以前称为ChipScope），则无法满足时间要求。 我该怎么做才能缓解这种情况：-在每个ILA内核中增加了2个流水线级-在GTP收发器和逻辑之间增加了1个流水线级-使用重定时，重映射和广泛放置作为替代实施策略 此图像显示了正常的设计流程。ILA内核远离SATAController（SATAC）和8位CPU（SoFPGA），但是控制器仍然具有故障路径（这是唯一具有故障路径的区域）。 感觉Artix-7在某些区域没有路由资源。我如何获得表明这种怀疑的报告？ 我还尝试了重新计时，重新映射和更广泛的放置策略。结果是这样的： 计时失败几乎是相同的... PS该设计仅使用178个> 300 BlockRAM。我使用Xilinx ISE在其他设计中几乎使用了每个BlockRAM，但是我从未遇到过这种行为。 编辑： 这是每个切片的所有负松弛值的热图（以红色显示）

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga