是否有CPU执行这种可能的L1缓存写优化？

当具有L1高速缓存的CPU进行写操作时，通常会发生这种情况（假定正在写入的高速缓存行已在L1高速缓存中），高速缓存（除了更新数据外）会将高速缓存行标记为脏，并在稍后将行与更新的数据一起写出。

一种可能的优化方法是使缓存将写入内容与缓存的先前内容进行比较，如果它们相同，则不要将行标记为脏。因为这可以使高速缓存有时避免回写，所以我可以看到CPU制造商如何看待这种逻辑所需要的门。

我的问题：是否有执行此优化的CPU？

关于我为什么要问的背景：我正在编写一些需要经常访问内存的代码；也就是说，能够侦听缓存行为的人不应该推断出我在做什么。我的某些访问是写操作，并且以明显的方式来实现此代码，许多写操作将写入已经存在的相同数据。我需要进行写操作，因为根据数据，我正在写的数据可能相同也可能不同，并且无论如何都要执行相同的操作很重要。如果CPU通过不实际写“ no-change-write”来进行优化，则意味着高速缓存的行为将根据我在做什么而变化，这将颠覆我的目标。

那么，是否有CPU尝试以这种方式优化写入？

经过数小时的搜索，我找不到使用这种特定优化功能的CPU。提到的大多数优化通常与读/写操作和数据访问的命中/未命中有关：

（第7和第7页） https://cseweb.ucsd.edu/classes/fa14/cse240A-a/pdf/08/CSE240A-MBT-L15-Cache.ppt.pdf

但是，这并不意味着无法执行此优化。通常，可以以编程方式访问CPU缓存行的大小。也可以访问高速缓存寄存器中的当前值，但是这样做有些危险。如果在错误的时间访问了错误的寄存器，则可能会篡改与正在运行的程序相关的寄存器。或者，您可能会无意间修改您要阅读的行的内容。

在寄存器的缓存中获取当前值

此外，所有理论解决方案都需要某种形式的软件实现（汇编程序）。我发现最接近的是ARM体系结构，该体系结构似乎允许缓存操作。除此之外，您还需要知道所需CPU的高速缓存行的大小。您可以以行大小为单位，仔细地将缓存内容读取到内存中的辅助位置，并将其与将要写入寄存器（在这种情况下为L1缓存行）的数据进行比较。

读取CPU缓存内容

从那里，您可以设计一个基于软件的系统，以防止相同的重写。尽管简化了一点，但之所以如此，是因为该解决方案必须适用于现有的任何CPU。

我发现与缓存一致性相关的另一种可能性：

维基百科上有关acche连贯性的文章的相关段落

关于此问题，引起我注意的重点是Snarfing的描述：

它是一种机制，当第二个主控制器修改主存储器中的位置时，高速缓存控制器会同时监视地址和数据，以尝试更新其自身的存储位置副本。当观察到对高速缓存具有副本的位置的写操作时，高速缓存控制器将使用新数据更新其自己的被封存内存位置副本。

换句话说，可能已经存在机制。只是它们可能未用于您建议的优化。您将必须实现执行读/写比较的软件。

写入L1缓存是非常非常关键的操作。

回写完全相同的数据似乎很少。在这种特殊情况下，加快速度的优化并不会带来很多的加速。

另一方面，这种优化需要在每次写入高速缓存时比较旧数据和新数据。更糟糕的是，它要求在写入时必须实际可用要写入的数据！

在现代CPU上通常不是这种情况。例如，可能仍在计算要写入的数据。缓存仍然可以继续进行，如果需要，可以加载缓存行，将缓存行标记为已修改，依此类推，甚至在计算完成之前。除了对缓存行进行实际修改之外，所有记账操作都已经执行。如果要比较新写入的结果和旧的缓存行数据，则不可能。

例如，如果您有C代码，则[i] = x / y; 在大多数CPU上，x / y除法会花费非常长的时间。但是，将结果存储到[i]所需的大多数工作已经在除法完成之前很久了；唯一缺少的是将八个结果字节移到高速缓存行。刷新缓存行的操作将自动等待，直到分割完成。读取[i]的操作可能会被重定向，以直接从分频器获得结果。

一种可能的优化方法是让缓存将写入内容与缓存的先前内容进行比较，如果它们相同，则不要将行标记为脏

这样的优化是否会使CPU将某些内容写入缓存的时间加倍？因为每个高速缓存行写入现在都将带有比较操作，该操作不是免费的。

因此，实际上，现在的优化取决于一个非常模糊的因素：一个普通软件用相同的数据重写其可缓存内存的次数。