8 我正在采用平衡T配置的533Mhz时钟速度的DDR3布局。我目前无法使用等量的过孔（数量有限的+1）来路由地址/ ctrl行。所有线路均已在20密耳内路由到相同的长度。 我计算出我的过孔延迟为68皮秒，相当于这些线的有效长度的整个厘米差，电路板的传播速度已分别计算为每厘米外部/内部54ps和69ps。在533Mhz处，信号在半个周期内传播13.6厘米至17厘米（取决于内部/外部层），这对于这些线路而言大约是6-7％的偏斜。 我可以依靠DQS并进行水平校准来吸收有效长度上的这种差异吗？还是应该使用额外的过孔将线距减少一厘米？ high-speed via ddr3 — 施泰纳 source
1 DDR3相对于DDR2的最大优势在于，它允许地址/ ctrl总线使用飞越拓扑而不是平衡T。飞越是DDR3的推荐且最简单的拓扑。DDR3仍然可以使用平衡T，但是不建议使用。 写入平衡和读取平衡确实应该能够处理您不匹配的延迟。这不是这里的问题。相反，您的问题将是反射不匹配，这会影响信号的完整性。 我建议您通过切换到动态拓扑来解决此问题。在这里稍作解释：https : //www.youtube.com/watch?v=7sxBBvF12JY — 蒂米·布洛林（Timmy Brolin） source