Questions tagged «ddr3»


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补偿DDR3路由中的不平衡通孔计数
我正在采用平衡T配置的533Mhz时钟速度的DDR3布局。我目前无法使用等量的过孔(数量有限的+1)来路由地址/ ctrl行。所有线路均已在20密耳内路由到相同的长度。 我计算出我的过孔延迟为68皮秒,相当于这些线的有效长度的整个厘米差,电路板的传播速度已分别计算为每厘米外部/内部54ps和69ps。在533Mhz处,信号在半个周期内传播13.6厘米至17厘米(取决于内部/外部层),这对于这些线路而言大约是6-7%的偏斜。 我可以依靠DQS并进行水平校准来吸收有效长度上的这种差异吗?还是应该使用额外的过孔将线距减少一厘米?
8 high-speed  via  ddr3 
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