仅使用NAND / NOR门会增加电路延迟吗？

我记得在学校时曾学习过，人们可以单独NAND或通过NOR门来构建任何逻辑电路。

首先，我想知道这是如何实现的：即，当英特尔制造CPU时，他们使用NAND/ NORgates 来构建所有寄存器等吗，还是它们还有其他更奇特的处理方式？

其次，我想知道以这种方式构造所有内容是否会比使用AND/ OR/ NOT门制作的电路增加传播延迟。

我知道使用时PMOS/ NMOS建大门的配置，一个AND或一个OR出来的，而不是一个2级NAND或NOR这两者都是只有1。因为我知道你可以做一个AND从2级联NANDS和一个OR2个级联NORS，它只要制造商同时使用NAND和，传播延迟似乎就不会增加NOR。

是否有人对此有任何见识，特别是关于制造IC的实际情况？

— 拉卡伊斯
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Answers:

首先，我想知道这是如何实现的：即，当英特尔制造CPU时，他们使用NAND/ NORgates 来构建所有寄存器等吗，还是它们还有其他更奇特的处理方式？

寄存器不是由门构成的，通常它们是专用电路。可以认为它们是由逆变器（NOT）制造的，但仅在一定程度上。

在CMOS技术中，everlogic电路是基于反相器的：NOR而NAND门基本上只是具有以巧妙方式排列的多个输入的反相器。因此，反相门要快于非反相门，后者只是NOT输出端带有a的反相门。

同样在动态逻辑中，将两个反相模块级联起来比在NOT各处放置门更简单。

考虑到在某些情况下电路可能是由分离的模块组成的，因此可能存在通过一个或多个反相器连接输出以进行缓冲的情况。

这样做还有另一个优势：集成。具有少量不同的门有助于布局电路，并使性能均匀。库通常包括处于不同复杂程度的逻辑块：晶体管，门，运算器或更高级别。

因此，简短地说，是的，快速处理器主要使用反相门。

— 克拉巴乔
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好吧，我认为这对我来说很有意义。作为检查-假设我想使用组合逻辑（即，不通过链接半加法器）制作一个基本的（例如4位）加法器。我会尝试仅使用NAND和NOR门，并且尽量减少使用门吗？比起我使用全部门的方法来解决这个问题，然后用/ 等价的门替换AND/ OR/ NOT门，这几乎总会带来更好的设计（就延迟/门数而言）吗？NANDNOR

— llakais 2012年

@llakais几乎在任何情况下都是。至少它将是平等的。但是，例如，我为大学课程设计了一个加法器，并且做了两件事：首先，我将4：2加法器块与完全加法器一起使用（块获胜！），其次，我我们用传输晶体管XOR门实现了全加器，因此有时会有不同的解决方案。

— clabacchio

我将提到，对于加法器，具有全加法器单元通常是最快的，而不是门的组合。

— W5VO'4

@ W5VO好吧，一个完整的加法器基本上是XOR和AND门的组合...但是实际上XOR可以以巧妙的方式进行，而无需使用基本的门

— clabacchio

我对CMOS的偏爱是将一个基本构件看作是一个反相器，其后是独立的“与”和“或”门的任意组合，它们之间没有互连。以下所有功能：

not (X and (Y or Z))
not (X or (Y and Z))
not (X and Y and Z)
not (X or Y or Z)

即使只有后两者有名称，硅的成本也基本相同。尝试使用NAND或NOR门的某种组合来组合前两个功能，会产生比直接实现更大，更慢的功能。

— 超级猫
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