Questions tagged «system-verilog»

7
测试和验证之间有什么区别?
我看过的每本教科书都充分说明了测试和验证是两个不同的概念。然而,它们都没有一个清晰的(最后对我来说不够清晰)的区别。 为了提供一些背景信息,我对使用硬件设计语言(HDL)验证数字硬件设计感兴趣。 我已经看到了一些解释,这些解释诉诸于“物理”或“有形”差异:如果是关于制造的设备,那么它就是测试。这是整个故事吗?如果是这样,为什么在验证中经常出现“测试”一词(尤其是在功能验证中,我们谈论的是测试用例,测试平台,DUT(被测设备),定向测试,随机测试等。)


3
为什么无法在Verilog中综合延迟?
我一直读到RTL代码中声明的延迟永远无法合成。它们仅用于仿真目的,现代综合工具只会忽略代码中的延迟声明。 例如:x = #10 y;将被x = y;综合工具视为。 无法合成任何硬件描述语言(例如,VHDL,Verilog或Sytem-Verilog)中的延迟声明的原因是什么?
By using our site, you acknowledge that you have read and understand our Cookie Policy and Privacy Policy.
Licensed under cc by-sa 3.0 with attribution required.