Questions tagged «verilog»

verilog / system verilog >>和之间有什么区别>>>？我知道==只测试1和0，而只===测试1、0，X，Z。那么，它与移位运算符有何相似之处？

8 verilog  system-verilog  data-operator 

我一直读到RTL代码中声明的延迟永远无法合成。它们仅用于仿真目的，现代综合工具只会忽略代码中的延迟声明。 例如：x = #10 y;将被x = y;综合工具视为。 无法合成任何硬件描述语言（例如，VHDL，Verilog或Sytem-Verilog）中的延迟声明的原因是什么？

8 verilog  vlsi  system-verilog  asic 

在编写Verilog时，我使用各种“错误提示”，它们会给出错误和警告。这些是我的模拟器（ModelSim），编译器（Quartus II）以及一个linter（Verilator）。总之，我可以很好地解决常见的陷阱，例如总线大小不匹配和推断的闩锁。 不幸的是，这三个工具均未检测到未复位的寄存器。要了解我的意思，请考虑以下内容。 reg a; reg b; always @(posedge clk_i or posedge rst_i) begin if(rst_i) begin a <= 1'b0; // Reset a // Ooops, forgot to reset b end else begin // Do stuff with a and b end end 如何让我的工具自动检测未重置的寄存器？

8 fpga  verilog 

我有一个项目消耗了Xilinx Coolrunner II宏单元中的34个。我注意到我有一个错误，并一直追踪到： assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 : 3'b111; assign llever = LL[0] ? 3'b000 : LL[1] ? 3'b001 : LL[2] ? 3'b010 : …

8 verilog  xilinx  programmable-logic 

Verilog always语句，即 always @(/* condition */) /* block of code */ block of code只要condition满足就执行。这样的always模块如何在硬件中实现？

8 verilog