Questions tagged «vga»

如果查看VGA的引脚，则有几个接地引脚： 我很好奇为什么，找到了这个答案。综上所述，额外的接地引脚应使每个引脚都有自己的接地，以防止对模拟信号的干扰。 但是这是一个支持模拟信号的DVI-I连接器： 模拟引脚在右侧。大十字是接地的，围绕它的四个较小的针脚分别用于红色，绿色，蓝色和水平同步。这里有趣的是，所有三个颜色通道共享地面，这与VGA每个都有自己的颜色通道不同。 为什么在使用VGA而非DVI-I时需要额外的接地引脚来防止信号干扰？它们是用于发送相同数据的相同引脚，只是具有不同的物理连接器，因此，为什么接地连接器的数量不同实际上并没有多大意义。

27 analog  video  signal-integrity  vga 

在VGA连接器上，有许多“接地”引脚。其中三个是红色返回，绿色返回和蓝色返回；但是为什么每个颜色组件都有自己的接地引脚？

16 vga  pins 

有什么方法可以用Arduino输出VGA吗？

12 arduino  vga 

我正在使用分立组件在数字电路上工作，以80x30文本模式驱动640x480 VGA显示器。 对于640x480的显示器，像素时钟为25.175MHz，周期约为40ns。我不明白我应该怎么能够经常向显示器提供新的像素。 我的电路的基本架构如下： 水平像素的二进制计数器以25.175MHz的频率计数到800（640个可见像素+ 160个前沿，同步，后沿）。在800处，增加垂直行计数器（并在525行处重置） 使用水平和垂直位置，导出当前字符的x，y坐标。 使用字符的x，y坐标，索引到视频内存中以检索ASCII字符。 使用ASCII字符在字符ROM中建立索引以获取字符的位模式 使用并行到串行移位寄存器，以像素时钟频率将8像素字符行转换为单个位 如果您遵循该链，则它会：计数器-> RAM-> ROM->并行于串行移位寄存器 使用我能找到的最快的组件，传播延迟和访问时间总计约为15ns + 20ns + 70ns + 15ns = 120ns，远大于25MHz的40ns周期。 在更高的分辨率和刷新率下，像素时钟可以远高于100MHz，这将是10ns的周期。 当RAM / ROM的访问时间已经远远超过它时，甚至不考虑系统中所有其他信号的情况下，如何能每10ns为显示器提供一个新的像素呢？

12 digital-logic  signal  frequency  vga  propagation 

我希望尽可能轻松地生成VGA信号。 我有一个奇怪的问题。我到处都看到VGA要求同步信号使用25MHz时钟。 是否可以将屏幕绘制速度变慢？像只以30Hz刷新一样？会发生什么？我认为CRT比LCD会有更多的问题。它们中的任何一个都能以较低的同步速率工作吗？

8 clock  video  vga 

两个问题。 我有一个Xilinx Spartan 6 FPGA，它只有HDMI输入和输出。是否可以使用某种指南或预先编写的代码开始将图像发送到屏幕？我不知道如何开始，也找不到资源。 其次，我这样做的原因是因为我想使用和修改在带有VGA的Spartan 3E上实现的家伙的Atari 2600代码。甚至可以轻松地调整项目的视频方面吗？ 任何帮助，资源或建议，将不胜感激！

8 fpga  adapter  vga  hdmi 

我有一个Altera DE2开发板，正在尝试绘制精灵。我在实现屏幕缓冲区时遇到了一些麻烦。 我有一个显示实体，它以25 MHZ的速率输出用于VGA显示的像素。 我希望在SDRAM中实现一个缓冲区。最初的想法是从SDRAM以25 MHZ的速率将像素加载到下一个像素。这行得通，但我无法以这种速率将像素写入SDRAM，也无法为每个新帧足够快地清除屏幕。我需要2个时钟来写入数据，而且我的电路板工作在50 MHZ，所以我有足够的时间进行完整的读取。 我想我做的事情非常可怕，非常错误。在VHDL中通常如何实现这样的绘图画布？ 我能找到的最接近的东西是使用2-3-3（RGB）配色方案来检索每个像素，并在“门廊”（空白）VGA时间期间将其写入画布ram。这意味着在每个25MHz时钟上，我只能更新15％的屏幕，而我不知何故需要我的电路知道它正在更新哪个15％的屏幕？ 我不知道如何使用双缓冲，因为我不知道如何在读取时将数据写入内存。有没有一种方法可以避免协议发生混乱？这个家伙是怎么做到的？

8 fpga  vhdl  vga  buffer