Questions tagged «psoc»

我正在为模拟感测应用开发PCB。它在PSoC3上使用内部ADC。像往常一样，该应用程序是非常受限（11毫米X21毫米）的空间，所以我不得不让我在其中不会有较大的PCB上完成的PCB布局一些妥协。 该电路板由6v稳压电源供电，并包含两个5v线性稳压器。一个MCP1702为数字电源，以及MIC5205为模拟电源。该开发板正在检测五个A1324霍尔效应传感器。每个霍尔效应输出信号均由100nF + 1k RC滤波器滤波。一个传感器位于PCB本身（右下）。另外4个插入右侧的6针连接器。 该芯片充当SPI从设备，但ADC采样始终在 SPI事务之间进行，因此SPI不应干扰模拟信号。 可悲的是，我仍然在模拟信号上看到一些噪声（12位时约为1.5 LSB），我想知道是否可以做一些其他的事情来改善它。 请在新标签页中打开图片，以更高的分辨率查看图片。 添加： 我使用MCP3208完成的其他PCB设计以及相同的双5v电源，相同的传感器和相同的RC滤波器在12位时都没有产生明显的噪声。 PSoC3上的ADC是delta sigma类型。PSoC的此版本限于12位，但另一个部件号具有16位ADC（尽管采样率较低）。 我确实很在意这种噪音，真的很想将其进一步推向12 ENOB。原因不是精度，而是速度测量。当前，这种噪声水平使得无法在机器人上进行精确的位置和速度控制。 添加： 示意图。抱歉，这有点局促，但是您只能读取值。

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我正在为一个项目使用PIC12F675，除一件事情外，其他所有东西都工作正常。GP4不能用作数字IO。我已经看了很多配置和代码，但是找不到任何东西。 配置： #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma config MCLRE = OFF #pragma config BOREN = ON #pragma config CP = OFF #pragma config CPD = OFF 码： #include <xc.h> #include <math.h> #include "config.h" #define _XTAL_FREQ 4000000 void delay(unsigned int …

9 pic  c  embedded  programming  audio  oscillator  spark  dc-dc-converter  boost  charge-pump  eagle  analog  battery-charging  failure  humidity  hard-drive  power-supply  battery-charging  charger  solar-energy  solar-charge-controller  pcb  eagle  arduino  voltage  power-supply  usb  charger  power-delivery  resistors  led-strip  series  usb  bootloader  transceiver  digital-logic  integrated-circuit  ram  transistors  led  raspberry-pi  driver  altium  usb  transceiver  piezoelectricity  adc  psoc  arduino  analog  pwm  raspberry-pi  converter  transformer  switch-mode-power-supply  power-electronics  dc-dc-converter  phase-shift  analog  comparator  phototransistor  safety  grounding  current  circuit-protection  rcd  batteries  current  battery-operated  power-consumption  power-electronics  bridge-rectifier  full-bridge  ethernet  resistance  mosfet  ltspice  mosfet-driver  ftdi  synchronous  fifo  microcontroller  avr  atmega  atmega328p  verilog  error  modelsim  power-supply  solar-cell  usb-pd  i2c  uart 

这个问题是我先前提出的问题的又一个问题：由于EMI而替代了SPI。我正在设计自己的通讯总线。如果有人可以对我的初步设计表示关注，并告诉我我疯了哪里，我将不胜感激。 我目前正在使用2MHz SPI，将10cm长的导线连接到单独PCB上的七个ADC（共享CS，但每个ADC都有自己的MISO线。它有点位撞），但我想用一个差分器件代替它以减少EMI。问题是带有差分总线的ADC很少，所以我想知道是否有可能设计自己的总线。至少是物理层，可能还有协议。 新巴士的设计目标： 使用物理上小的组件 低EMI 最多4条数据线（两对） 每个ADC的带宽> 300kbps。（总计> 2.1mbps） 在考虑让我发疯之前，请考虑一下在PSoC5上做起来并不难。在该芯片上，我当然可以在Verilog中设计自己的协议，并在硬件中实现它。在某种程度上，我也许也可以包括物理层组件。而且，我也许可以同时拥有7个这些东西，它们在主服务器中并行运行，每个从设备并行运行，以便获得良好的整体带宽。 这是我的初步想法： 它将基于I2C，并稍加修改以帮助其连接到物理层组件。现在，SDA和SCL线是差分对。SDA对具有OR-ing属性。使用一个只能驱动高电平的引脚和一个只能驱动低电平的引脚可以实现此目的。SCL对仅由主机驱动。数据速率将提高到至少1mbps。 主机将是具有7个主机模块的PSoC5。从设备也将是具有一个从模块的PSoC5，并使用集成ADC。 想法： 不太确定实现上拉电阻器和压摆率限制组件的最佳方法是什么。 我认为我不需要任何终止。如果将压摆率限制为80ns，则对于10cm长的电缆来说应该是不错的选择。 那显然不是合适的差分收发器。我是在浪费时间试图使自己脱颖而出吗？ 那些非门引起一些偏斜。这可能是个问题吗？

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