Questions tagged «bus»

我只是做了一些快速计算： 在我的MacBook我的分辨率2560×1440乘以24位的颜色，我们得到11.05MB单个图片或663MB每秒60帧。 我猜有一些压缩，但是例如，当我用三个手指在触摸板上移动时，那是相当随机的，接下来屏幕上会发生什么，几乎每个像素都会改变。与几乎所有其他互动相同。 请说明我的计算是否错误以及如何将这些数据从图形卡传输到屏幕？我的图形卡和屏幕之间的总线有多宽？也许简而言之解释了显示器如何存储像素？移位寄存器？缓存？

61 communication  display  bus  graphics 

我在这里找到了主板架构： 这似乎是主板的典型布局。编辑：嗯，显然它不再那么典型了。 为什么CPU 仅连接1条总线？前端总线看起来像是一个主要瓶颈。将2或3条总线直接送入CPU会更好吗？ 我想象一条总线用于RAM，一条总线用于图形卡，另一条总线用于某种形式的到硬盘驱动器，usb端口以及其他所有设备的桥接。之所以将其拆分，是因为硬盘驱动器的数据速率与内存相比要慢一些。 这样做很难吗？我看不出会有多少成本，因为现有的图表已经拥有不少于7辆巴士。实际上，通过使用更多的直达巴士，我们可以减少巴士的总数，甚至可以减少其中一座桥。 那么这有什么问题吗？某处是否有主要劣势？我唯一想到的可能是CPU和内核的复杂性更高，这使我认为这种瓶颈总线体系结构是在事情不那么复杂的旧时代完成的，而设计在标准化方面保持不变。 编辑：我忘了提到看门狗监视器。我知道我已经在一些图中看到了。据推测，瓶颈总线将使看门狗更容易监视所有内容。可能与这有关吗？

24 cpu  computer-architecture  computers  bus  processor 

一段时间以来一直在使用Altium和多表项目。我的最新项目涉及许多信号，因此我尝试使用大量标签，端口和总线使事情保持整洁。 所以我有一条总线，用于使能信号从微控制器表传到需要启用的东西。对于故障条件，电流感测等也是如此。 我喜欢4个相同的总线。现在，Altium一直说端口侧的所有NET标签都是浮动的。我对此无能为力：我尝试了所有我能想到的，但仍然有大约20个浮网。在下一张图片中，您可以看到我建立的多表连接：重复一个传感器表，所有8个传感器钩都挂在总线上，并且总线通向微控制器。 所以我真的没有任何浮动，但是Altium仍然这样看。这是为什么？

11 schematics  wiring  altium  bus 

我一直在一个OMAP Linux SPI主设备与6个SPI从设备外围设备（5个A / D转换器和单个磁力计）交互的项目中进行工作。 我可以设置SPI时钟频率，并尝试了50 kHz，100 kHz和1MHz。 我附上了一个接线图/电路板图，显示了SPI主设备和所有外设的长度。在我的实验案例中，与主机之间的SPI总线长度（所有导线长度）约为970mm。 我发现的问题是，当我在总线上添加更多其他外围设备时，与1个外围设备的通信失败。即使通讯通过总线远端的磁力计，与另一侧的A / D转换器的通讯也会失败，直到卸下磁力计线束根，然后A / D部分恢复。 我在这里做了一些阅读： SPI总线端接注意事项， 以及： 短距离板对板通信 建议将RC LPF放置在靠近任何驱动节点的位置，因此SCLK和MOSI分别位于主机侧和我的6x MISO / SOMI信号中的每一个。我已经看到针对具有47pF / 27R RC网络的USB采取的类似方法。我的意图是在我的电路上尝试此操作，以减少快速的〜100nsec边缘跃变。 这是添加RC LPF时遵循的正确程序吗？这似乎真的很动摇，是否有更好的做法？我看到了TI的一份应用笔记，他们在讨论如何将SPI扩展到更长的总线距离，这是一个合适的解决方案，还是我的问题仅仅是高速边缘过渡产生的高频谐波之一？ http://www.ti.com/lit/an/slyt441/slyt441.pdf 谢谢，尼克

10 spi  bus  signal-integrity 

在Altium Designer 14.3中，我试图将两个16位总线合并为32位总线，其中一个输入总线变为输出总线的低16位，另一个变为输出总线的高16位。下面是我尝试的方法的图像。 尝试编译文档时，出现以下错误：Duplicate Net Names Bus Slice \Y[31..0]。我知道Altium认为我正在尝试重新定义\Y网络，但是除了打破单独的两个总线的所有针脚并将它们合并在一起之外，我没有更好的方法将两个总线合并在一起。如果它是FPGA HDL原理图，这就是我的设计方式。 我应该怎么做？

9 schematics  altium  bus 

我一直在研究通信系统中使用的总线。根据我在Wikipedia上阅读的内容， “在计算机体系结构中，总线（来自拉丁文综合总线，意思是“为所有人”）是一种通信系统，可以在计算机内部组件之间或计算机之间传输数据。此表达式涵盖了所有相关的硬件组件（电线，光纤等）。 ）和软件，包括通讯协议。” 这是否意味着电线和总线是同一回事？首先，什么功能使总线与普通电线完全不同？

9 communication  bus  digital-communications 

我是Altium的新手，我正在尝试连接8条电线，但使用总线。我已经在Altium的网页上阅读了有关此内容的内容，但是我并没有过多地解释如何以所需的方式连接总线。我想以这种方式连接： 我知道引脚数在两侧都不匹配，但这是我的想法。如果可能的话，我想连接带有Port或Netlabel的总线。我已经尝试过这种方式： 但是当我导入PCB设计时，它没有连接。如何做到这一点的正确方法？

9 schematics  bus  altium 

我正在读取LIN总线上的数据表，但显然，CAN使用相同的术语。 “隐性”和“显性”代表什么，例如http://hw-server.com/products/rs_optika/prevodniky_optika.html？ 这些术语与“低”和“高”或0和1有何关系？

9 digital-logic  can  bus 

我有一个项目需要在很长的距离（30至40米）内进行I²C/ I2C / TWI。我见过有人建议将时钟速率降低到500 Hz左右，以减轻我认为的这么长的线电容的影响？我使用的组件至少需要标准的100 kHz时钟速率。我进行了进一步的研究，并在回答另一个问题的建议中建议使用P82B96电平转换器。在数据表中，他们提供了在甚至100米的线上使用它们的示例： 我遇到了另一种通过adafruit的分线板转换电平的方法，adafruit只是一个带两个上拉电阻的mosfet（bss138）（一个用于每侧/电压）。他们的想法来自来自NXP（AN10441）的应用笔记，其中的两个通道可以像这样使用： 现在我想知道：哪种解决方案是最好的？还是我忽略了什么？而且，5V是否足以确保良好的连接？使用更高的电压（例如12V）会有好处吗？

9 i2c  bus 

我有几个与Rs485通讯的板。他们有ATMega系列微控制器，例如atmega168p或atmega8。每个板卡都可以随时自由发送数据，而且我有一定的局限性，导致无法使用Modbus。板子的数量可以从5到10。 我的问题是：电路板如何找到UART线是否可以自由发送数据，并且如果它检测到总线繁忙，请等到总线空闲后再发送自己的数据？ 是否有可以自动或手动更改它的特殊标志或寄存器，并让另一块板发现线路忙？

8 atmega  uart  rs485  bus 

我有八线公交车chselect[7..0]。我还有一个4x重复子工作表，每个子工作表都有两个输入CSAb和CSBb。将这些输入表示为CSAb_0, CSBb_0, CSAb_1, CSBb_1,...,CSBb_3下划线后的数字表示重复子表的实例是哪个实例。 我想这样连接总线： chselect[0] --> CSAb_0 chselect[1] --> CSBb_0 chselect[2] --> CSAb_1 chselect[3] --> CSBb_1 chselect[4] --> CSAb_2 chselect[5] --> CSBb_2 chselect[6] --> CSAb_3 chselect[7] --> CSBb_3 这是我在Altium中的尝试 这是否正确和/或符合最佳做法？ 我也在Altium论坛上问过这个问题。

8 altium  bus 

我正在努力改进和清理具有64位数据总线的已经运行的大型FPGA设计。出现的问题之一是， “我们应该将所有总线转换为AXI4Lite / APB，还是应该保持原样？” 有些是AXI4Lite，有些是APB。 AXI4Lite小组的成员认为，许多第三方FPGA IP模块都使用AXI总线。相反，同事建议APB总线使用的资源可能更少（FF和LUT），尽管我无法证实这一点。 我站在一个人的身边，坚持下去。 有什么理由选择一个？是否有一种情况下，一辆公共汽车可能需要比另一辆公共汽车更多的资源？是否有充分的理由要迁移到另一个？

8 fpga  vhdl  interface  hardware  bus 

我的问题不是关于特定的总线或线路，也不是我应该施加的终端。 我知道有些总线需要终端电阻，例如CAN或用于存储的地址/数据。 如果我了解得很好，则需要这些电阻来避免信号反射。 我的问题是： 是否仅需要终端电阻来避免反射？ 导致反射的电气现象是什么？如果没有电阻，为什么信号会反射？ 电阻器的值取决于总线长度还是更多取决于总线频率？ 如果电阻器用于反射目的，通过添加电阻器会破坏反射的现象是什么？ 为什么有时需要并联和串联需要终端电阻？

8 resistors  signal-integrity  bus  reflection 

我正在实现PCIe驱动程序，我想了解可以在或应该启用/禁用中断的级别。我故意不指定操作系统，因为我认为它应该与任何平台相关。按级别，我的意思是： 操作系统特定的中断处理框架 可以在PCI / PCIe配置空间寄存器（例如COMMAND寄存器）中禁用或启用中断 中断也可以在设备级别屏蔽，例如，我们可以配置设备不触发对主机的某些中断 我知道，无论PCIe使用哪种中断类型（INTx仿真，MSI或MSI-X），都必须将其传递给主机OS。 所以我的问题是-我们实际上是否必须在每个层上启用或禁用中断，还是仅在最接近硬件的位置（例如在相关的PCI寄存器中）才足够？

8 interrupts  bus  pcie 

介绍 USB已经存在了很长一段时间，甚至在某种程度上广泛用于汽车，船舶和太空工业。但是，在以下方面，某些通信方式比其他方式更可靠： 热冗余的可能性 保护连接的设备免受其他连接（电涌，短路，行为不当[数据，电压电平，定时...] ...）或集线器/交换机本身故障的影响 故障前较长的平均时间（“冻结”或硬件故障） 通常，错误率不太重要，因为协议库/堆栈会处理检测和纠正（可能需要重传）。 题 我想知道基于USB集线器（例如16个端口，无论是否菊花链）的系统的可靠性。通常会发生什么问题，以及可以采取哪些措施（保护/拓扑...）来防止单点故障蔓延（理想情况下，我只需要交换有故障的设备就可以使用了）。 具体问题 对于正在工作的特定设备，我需要将16台设备同时连接到主PC和冗余PC（如果另一台崩溃，则接管）。75％的设备同时具有以太网和USB，而25％的设备仅具有USB，我想知道是否应该单独使用USB简化所有功能（这也可能提高可靠性），还是同时使用USB来最大化可靠性。对于USB，将使用手动开关在两台计算机之间进行切换。 为了说明这一点，我正在考虑的集线器就是这个，可处理<350W的电涌，但似乎并不是孤立的。我直觉他们会过度使用“工业”一词，因此我可以将其切换为几个菊花链式7端口。连接的设备是一堆工业PID温度控制器，一个UPS和一个精密温度计。但是，这个问题更笼统。

8 usb  bus  reliability