电气工程

我将以标准Mains-> USB适配器为例。 我们知道，无论在输入端允许的范围内施加什么电压，USB的输出都将保持不变。 如果我们在英国使用此适配器，则将在输入上施加230v的电压。与在较低电压（例如110V）下使用该设备相比，我们在此电压下是否浪费了功率？

8 power-supply 

（我正在学习数字电路设计。如果这是一个天真的问题，请原谅。） 在Wikipedia上，我找到了有关SIPO移位寄存器的下图： 据我了解，该移位寄存器由DFF（D触发器）组成。DFF在时钟周期的上升沿触发。因此，对于Clock信号的每个上升沿，来自的数据Data In将通过DFF的一级传播。 我的问题是，由于ClockDFF由所有DFF共享，因此当上升沿到来时，所有4个DFF必须处于触发/透明状态。那么，如何确保数据通过only 1DFF阶段而不是2个或更多阶段传播呢？ 比方说： Td 是1个DFF阶段将数据从D加载到Q的内部延迟。 Tr是时钟上升沿的持续时间。见下图。 我认为将传播限制在1个阶段，它必须是： Td < Tr < Td*2 我对么？ 但是在上面的链接中，它说： 在这种配置中，每个触发器都是边沿触发的。初始触发器以给定的时钟频率工作。每个随后的触发器 将其前任的频率减半，从而使其占空比加倍 。结果，上升沿/下降沿触发每个后续触发器所需的时间是原来的两倍。这会在时域内错开串行输入，从而导致并行输出。 这使我对一些事情感到困惑。 什么halves the frequency意思 DFF如何用频率来表征？ DFF是否仅在时钟的上升沿工作，并且通常不在乎时钟处于什么频率？ 频率如何与占空比相关？频率与周期相关，而占空比仅表示信号或系统处于活动状态的一个周期的百分比。我认为频率和占空比之间没有关系。 加1 正如Neil_UK在下面的答复中所说，以上Wiki引用是完全错误的。而且他已经修复了Wiki页面。 正如EM Fields在下面的回复中所说， ...直到时钟的下一个上升沿都不会发生任何事情，因为完成工作的时钟沿已经死了... 严格来说，没有理想的垂直上升沿。Tr如上图所示，应该有一些。我想限制信号通过DFF级的传播，上升沿必须持续足够长的时间，以使信号通过一级传播，而必须足够短的时间，以使信号不传播至下一级。 我只是认为这种控制过于棘手/微妙，无法实现。但是，如果这是真的，它是如何实现的？（我只是悬赏这个问题。）

8 digital-logic  shift-register 

它用于基于TMS3705的小板RFID天线电路： 在第一次检查时，它似乎是一个0欧姆的电阻，但尺寸为4x4mm，这很奇怪。 有任何想法吗？ L.

8 components  surface-mount 

我在理解如何实现布尔函数方面遇到困难，尤其是考虑到我只能使用2：1的多路复用器，并且变量D作为残差变量时尤其困难。 函数如下： F(A,B,C,D,E)=∑(6,7,12,13,14,15,22,23,24,25,26,27,28,29,30,31)F(A,B,C,D,E)=∑(6,7,12,13,14,15,22,23,24,25,26,27,28,29,30,31) F(A, B, C, D, E) = \sum ( 6, 7, 12, 13, 14, 15, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 我创建了真值表，并使用卡诺图将函数最小化为： F(A,B,C,D,E)=AB+BC+CDE¯+CDEF(A,B,C,D,E)=AB+BC+CDE¯+CDE F(A, B, C, D, E) = AB + BC + CD \bar{E} + CDE 我还设法设计了一个16：1 MUX，其中A，B，C和E作为选择器，D作为残差变量。 我了解多路复用器的工作原理，并且完全有能力从现有的实现中导出真值表，但是我只是根本不了解如何获取真值表，卡诺图和最小化的SOP函数以及仅使用2：1来实现该函数MUX和D作为残差变量。 我不一定要直接回答，尽管很高兴看到。我对解释，算法或实际上可以帮助我自己提出实现的任何事物都更感兴趣。 我希望能够可视化功能与实现之间的联系，而不仅仅是学习如何在不理解其本质的情况下内心实现它。 感谢您的时间！ 编辑：虽然我理解了可接受的答案，但它是正确的答案，但随后我才需要对我的2：1多路复用器的数据线使用以下输入：逻辑0，逻辑1和变量D。变量A， …

8 multiplexer  logic-gates  decoder  boolean-algebra 

排针跳线（类似这些）可用于在零件之间建立可选连接。 我希望在某些频率下，这类零件主要是电抗性的（阻抗的虚部大于实部）。这通常在什么频率发生？

8 impedance  jumper 

我浏览了完整的数据表，在SE和google上进行了搜索，但似乎无法找到以下信息： 刚加电时G（输出使能）被拉低时，QA..QH的输出电压是多少，但是没有数据已经移入移位寄存器了？

8 shift-register  74hc595 

我的问题 为什么我的放大器电路放大得比我预期的要大，我该如何解决？ 我想完成的 我想将最大为1.5 [V]的输入放大为最大为2 [V]。 我尝试过的 我有以下电路设置。当我测量的电压OUT对GND，我得到的比值高7倍值IN。 我使用以下公式： Vo=Vi∗(1+R2R1)Vo=Vi∗(1+R2R1)V_o = V_i * (1 + \frac{R_2}{R_1}) 插入 222 对于 VoVoV_o 和 1.51.51.5 对于 ViViV_i 计算结果为： R1=3R2R1=3R2R_1 = 3R_2 我尝试使用300 [Ω]和100 [Ω] R1R1R_1 和 R2R2R_2分别产生了不同但又不理想的收益。我记得它有点低。 我得到了什么 在测量电压IN和OUT针对GND使用万用表给我约0.5 [V]为IN3.5 [V]为OUT。 模拟此电路 –使用CircuitLab创建的原理图

8 operational-amplifier  amplifier 

我正在设计具有Renesas RZ-A1微控制器的PCB，并希望检查是否正确地进行了USB D +和D-走线。 Fairchild的这份应用笔记是Google的最高成果之一，它说D +和D-迹线的单端阻抗应为45欧姆。 使用EEWeb Microscrip阻抗计算器，我发现在1oz / ft ^ 2的铜和基板高度为0.08mm的情况下，我的走线宽度应为0.17mm，以实现45欧姆。 Fairchild应用笔记还指出，D +和D-线的差分特性阻抗应为90欧姆。 使用EEWeb边缘耦合微带阻抗计算器，我发现迹线之间的间距应为0.098mm，以实现此目的。 看起来合适吗？ 问题的下一部分-我知道D +和D-需要串联终端电阻。瑞萨RZ-A1建议使用22欧姆的电阻。这些电阻的存在是否会对上述计算产生任何影响？例如，由于电阻器已经提供22欧姆，实际上我是否应该针对23欧姆的单端阻抗而不是45的阻抗？

8 usb  impedance  termination  microstrip 

我正在努力改进和清理具有64位数据总线的已经运行的大型FPGA设计。出现的问题之一是， “我们应该将所有总线转换为AXI4Lite / APB，还是应该保持原样？” 有些是AXI4Lite，有些是APB。 AXI4Lite小组的成员认为，许多第三方FPGA IP模块都使用AXI总线。相反，同事建议APB总线使用的资源可能更少（FF和LUT），尽管我无法证实这一点。 我站在一个人的身边，坚持下去。 有什么理由选择一个？是否有一种情况下，一辆公共汽车可能需要比另一辆公共汽车更多的资源？是否有充分的理由要迁移到另一个？

8 fpga  vhdl  interface  hardware  bus 

ATTINY15适用于设计FCC Part 15豁免电池供电产品，因为其1.6Mhz内部RC时钟刚好低于1.705Mhz截止值。 ATTINY2 / 4/85替换部件具有1.6Mhz兼容模式，但是该时钟是通过对内部6.4Mhz时钟进行分频而得出的。由于FCC豁免要求设备“不得产生或使用高于1.705 MHz的频率”，因此该替换部件似乎不符合豁免条件。 通过使用ATTINY2 / 4/85的内部128KHz时钟，似乎确实有资格获得豁免，但是这要慢得多，而且要慢得多，在某些应用中不切实际。 随着ATTINY15的枯竭，是否有任何好的方法可以设计出需要第15部分豁免的电池供电产品，这些产品需要比128KHz更大的功率，而无需增加外部振荡器？

8 attiny  fcc  attiny85 

[ 那卷磁带的名字是什么？，目的是什么？我可以买吗？如果没有，那还有什么选择呢？

8 transformer  switch-mode-power-supply  identification  high-frequency 

我试图在照片中捕获CRT电视屏幕的扫描过程。它给了我这些黑暗的宽频带，如下所示： 图1 a，b，c 我试图了解造成这种情况的原因。但是，在这里，这里或这里，在非常相似的问题中我无法清楚地理解它。我访问过的所有Web来源都非常简短地解释了它是电视和相机的扫描速率之间的差异，但都没有提供图表。 图2 a，b，c 我假设发生的情况是在图2中。蓝线表示扫描线最近照射到阴极射线（发生磷光），黑线表示阴极射线未出现在图像中，所以磷光就是所有这些。左，出现黑带。 我以为是，因为在我拍摄的10张照片中，我只发现了上述3种类型的照片，而没有发现图3或图4中所示的类型： 图3.图4。 我还假设照相机比电视扫描速度快得多，因此它可以即时拍摄照片。 我的问题是，我假设正确吗？还是发生了其他事情？ 附加信息： TV: Videocon 120 W colour CRT, Electricity power supply 50 Hz. Camera: Nikon Coolpix L24 digital camera. （也请解释其他可能的情况，例如图5中的情况。我自己没有经历过。它类似于图4。 图5.来自 这个问题 如果有任何解释使用图表，将不胜感激。 更新： 我已经获得了多个fig3条件，尽管它们不那么频繁，但并不是很罕见。 文件属性显示此静态照片的曝光时间为1/125秒。 我还拍了一些视频（在PAL和NTSC模式下……都给出了相同的结果），文件属性显示帧速率为30帧/秒；并以最慢的速度运行它们。我发现了类似的条带，但是条带更加明亮且非常不清楚，从慢动作视频中可以看出，明暗交替变化的带在向上方向上升。在这些视频中，我尽可能地对某些帧进行了拍摄。 。添加了红色小条以指示每个带的边距

8 tv  crt 

我一直在研究从较高的电压和电流源获得低压干线的方法，实际上从线性电源（环形，桥式整流器和电解电容）中获得的电压约为53-0-53V。 我天真地以为下面的电路应该在测试负载R3上产生30V的电压，相反，我的齐纳二极管坏了，晶体管Q2产生了很好的爆炸，这有些出乎意料，令人失望。它实际上吹走了中腿，这可怜的东西。 这个想法是让+ 15V和-15V电压轨为一个或两个运算放大器供电。我期望R1，D1和R2分别下降38V，30V和38V，因此，像一对标准串联稳压器一样，Q1的发射极将稳定在15V（相对于假设的0V电压，该电压并不存在），同样Q2的集电极将处于-15V。 我做错了什么？我想知道我是否误解了通过PNP的电流，由于它们的性质相反，它们总是使我烦躁。反正我怎么了 模拟此电路 –使用CircuitLab创建的原理图 更新： 齐纳二极管现在是1N4751A，30 V，8.5 mA，请参见这些规格。现在，齐纳电阻为4K7，齐纳电流约为8.5 mA。 添加电压源后，模拟运行并在齐纳二极管上产生大约+/- 2.54 V，在输出电阻上产生大约+/- 2.1V。 奇怪！要么模拟器不知道齐纳稳压器处于30 V，要么晶体管汲取了大量基极电流，但是使用如此大的负载电阻是不可能的。

8 power-supply  voltage-regulator  voltage-divider 

电压倍增器，如接近Cockroft-walton乘法器的一级的倍增器，是众所周知的。它们可以使交流输入的电压加倍，例如在变压器的输出端很有用。当然，代价是输出电流是输入电流的一半。我的问题是：是否存在执行双重任务的电路（希望是类比和无源的），而不是变压器，它要执行双重任务：输入交流电流，并以一半的输入电压输出交流（甚至直流）电流，是输入电压的两倍。输入电流。 洞察力：找到一种方法可以对两个电容器进行串联充电并对其进行并联放电。

8 voltage-divider  power-electronics  current-transformer 

你们中有些人可能知道，Atmel提供了一个软件框架（主要是Atmel Studio的一部分），该框架提供了驱动程序和示例，并且或多或少定期进行更新。 他们在最近的更新中明确指出，在中断回调函数中手动清除溢出中断标志很重要。 // * \subsection xmega_tc_qs_ovf_setup_code Example code // * // * Add a callback function that will be executed when the overflow interrupt // * trigger. // * \code static void my_callback(void) { // User code to execute when the overflow occurs here // THIS WAS ADDED IN …

8 c  atmel-studio  xmega