Questions tagged «pcb-design»

我正在布置一个PCB，该PCB包含一个带整体磁性的以太网连接器和一个Micrel KSZ8051MNL Phy。这是针对100mbps的应用程序。 为了降低EMI，并使以太网数据线尽可能完美地平衡，并使其长度尽可能地接近，我最终以非常弯曲的方式对它们进行了布线。 问题1：在如此短的轨道上值得为此付出努力吗？布置这些轨道的简单方法将导致大约1.7mm的差异。 问题2：这个接近360º的环路是否有负面影响？ （顺便说一句，Phy有完整的终结器，这就是为什么它们没有出现在PCB上的原因。）

8 pcb-design  ethernet  differential 

参见此图，该图提供了四个选项来放置去耦电容器： （来自http://www.learnemc.com/tutorials/Decoupling/decoupling01.html） 我会说选项（d）不好-我建议有人将电容器放在V DD而不是V SS附近。这是正确的吗？（c）同样。 通常：放置去耦电容器的最佳位置是什么？在哪里影响最大？而且，更重要的是，为什么？我想要一个理论上的解释。

8 pcb  capacitor  pcb-design  decoupling-capacitor  decoupling 

我正在为使用Eagle的学校项目设计板。我以为我可以使用PIC18的板载时钟，因为它不能做很多事情（大部分只是LED），但是它的任务之一是RS232通信，我（只是）了解到板载的精度还远远不够用于任何形式的通讯。由于RS232链接至关重要，因此我需要它来工作。因此，我的任务是在已经拥挤的PCB上塞满xtal和两个盖帽。这是我今天凌晨3点的结果： 我敢肯定，我已经让一些经验丰富的电路板设计师大汗淋漓。发光的大痕迹被磨碎了。考虑到绝对没有移动PIC或顶部的两个芯片的空间，而移动底部的两个芯片的空间很小，这是我能做的最好的选择。电路板将进行CNC铣削，因此走线宽度不能小于1600万/间距不超过16 mil。我重新安排了我的工作，以确保OSC1和OSC2没有过孔。瓶盖是约20pf的小巧陶瓷，我只是使用圆柱状部件来填充垫片。 （另外，蓝色是最底层，红色是最顶层；所有东西都必须是通孔并在最底层连接） 我计划以4.9152MHz运行芯片。如果出于某种不可思议的原因它的速度不够快，我想选择7.2MHz。我知道速度会影响设计。 任何意见，将不胜感激。我可能要旋转盖子，以使到xtal的迹线更短。我看不到有任何可能的方式可以建议使用“接地环”，因为那里没有空间。 编辑：这是一个更新的设计。我关闭了具有更好覆盖区的盖子（仍然是陶瓷的），并且微控制器仅在一个点上连接到接地层。虚线显示了我要将保护环放到哪里（TPIC的引脚1和20为N / C）： 编辑3：更好的痕迹，更好的屏蔽，我认为这是可以得到的：

8 pcb  pcb-design  oscillator  layout  eagle 

我正在设计一种具有DM3CS-SF microSD连接器的设备，在数据表的推荐焊盘图案中，它们的区域标记为“非导电迹线”。我应该如何处理这些领域？是在这些禁止进入的区域中，我不应该在同一层上布线，还是我需要在其上提供带阻焊层的走线（以使它们不能被焊接/电连接到连接器）？

8 pcb  pcb-design  microsd 

我已经完成了晶体的初步布置。我从未设计过带有晶体的电路板，因此，根据我对晶体布局的一小部分知识，这只是一个粗略的第一步。我到目前为止看起来如何？我还能做得更好吗？ 主板上的详细信息： 4层（从顶部开始：信号-接地-分离电源平面-信号） Y1为32.768KHz Y2是12MHz Y1和Y2的负载上限分别为15pF和18pF 对于规模，Y2的焊盘和MCU保持孔之间的空间为1.75mm 注意：此图片未显示MCU电源/接地引脚。我将它们全部绕过MCU外围的0.001uF，0.01uF和0.1uF陶瓷，并通过短走线直接连接到3V3电源层和接地层，直达芯片下的通孔 编辑：更新了晶体布局和图片。我将晶体拉向MCU，然后将负载电容器拉至晶体。即使我被告知这并不重要，但从晶体到MCU的走线几乎相等。如果我的数学正确，则Y2的走线仅相差4密耳。：D

8 pcb-design  layout  crystal 

您将如何设计重量受限的PCB？假设PCB有重量限制，即重量必须小于140克。 在搜索零件和组件时，我意识到，即使不是所有组件，大多数数据表也没有任何重量信息。例如，我需要在板上的其他几个连接器中使用两个DB25连接器。他们都没有在其数据表中携带重量信息。同样，IC，分立元件等也没有重量信息。 我是否只需要采样组件并进行实际称重？

8 pcb-design  pcb-assembly