Questions tagged «fpga»

我希望在不使用任何外部组件（ADC除外）的情况下在FPGA中实现锁相。为了简单起见，锁定到简单的二进制脉冲就足够了。信号的频率约为时钟的0.1-1％。我不能使用板载时钟PLL，因为它们通常是： 不可配置（在综合期间设置）。 紧张 不支持我需要的频率。 我一直在整理文献，发现了一些二进制锁相环。最著名的是“脉冲窃取”设计，如果需要，我可以发布链接。我已经实现并取得了一些成功，但是其抖动和锁定范围却不如广告中所述。我在使用外部DVCO方面也取得了成功，但是我希望可以在芯片上实现所有功能。 数字电路设计甚至是正确方向的提示都将有所帮助（一段时间以来，我一直对此表示怀疑），一种行之有效的FPGA实现将是很棒的，但并不期望如此。 添加10-27-2010 我使用的实际DPLL设计有一个“随机遍历滤波器”作为环路滤波器（不是前面所述的“脉冲窃取”，要经过我的笔记并不能很好地解决），然后将时钟脉冲驱动到DCO。 。锁定范围是通过DCO中的分频器设置的。通过改变随机游走的长度来建立环路的灵敏度。 这篇文章的结尾引用了找到该文章的论文。在自己实现了部分内容之后，我发现它实际上已经在OpenCores上实现了，但是事实证明，在过去的几个月中，该项目被删除了，但是如果有人需要，我可以保存Verilog文件。 山本，H。森，S。，“具有新型顺序滤波器的二进制量化全数字锁相环的性能”，通讯，IEEE期刊，第26卷，第1期，第35-45页，1978年1月 doi：10.1109 / TCOM.1978.1093972 网址：http : //ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895

9 fpga  dsp  pll 

我发现没有适当的成熟工具来设计和原型化异步电路，这让我感到惊讶，并在一定程度上感到震惊。 我一直在使用Google和其他方法进行搜索，以找到一种设计VLSI异步电路的好方法，但是到目前为止，搜索未能给出答案。 有一些废弃的工具，如Balsa等，用于使VLSI设计自动化，但是它们完全没有文档记录，很难使用。我正在寻找的是在同步世界中拥有的类似FPGA的产品。 无论如何，如果您共享可靠工具的名称以及减轻异步电路设计负担的原型硬件，我将不胜感激。

9 fpga  vlsi  eda 

我刚刚开始学习使用FPGA的数字逻辑设计，并且已经建立了许多项目。大多数情况下（由于我是菜鸟而已），我的设计可以完美模拟（行为模拟），但不能正确合成。 因此，我的问题是“我可以在工作流程中纳入哪些设计步骤，以确保我可以在FPGA上正常工作？” 我希望在两个主要领域提供建议，但这绝对是基于我作为初学者的狭narrow观点，因此欢迎您提出更多建议： 我应该进行所有哪些步骤（查看RTL原理图，合成后仿真等），以学习最佳实践。 在设计逻辑（例如FSM或时序电路）时，应牢记所有注意事项，以避免任何意外的结果。 我正在使用Xilinx Spartan 6 FPGA和Xilinx ISE设计套件进行工作。

9 digital-logic  fpga  design  xilinx  synthesis 

我打算设计一个定制的FPGA PCB。PCB将包含传感器。我需要读取传感器的输出并在处理器中进行处理。我已经使用FPGA完成了许多项目，但这将是我的第一个自定义设计，在此我还需要考虑硬件配置。我最近进行了研究，但是从一个角度来说，我仍然很难。因此，我想请您帮助我和其他想要设计自定义FPGA的个人，他们在每个步骤中需要考虑的重点。是否有书籍/在线资源可以在此过程中为我们提供帮助？完成项目后，我还将制作一个文档，以便人们可以使用它。

9 pcb  fpga  design 

我是FPGA的新手，目前正在参加HDL（特别是Vererilog）课程。我对数字设计（例如组合电路和时序电路）有足够的了解。 我想创建一个与该YouTube视频中显示的项目相似的项目。 我也知道Xilinx ISE可以处理逻辑信号并模拟波形。它是否具有诸如通过USB，相机等获取输入信号并将其输出到计算机中的额外功能。 是否可以在不购买实际的FPGA板的情况下运行该项目（例如在计算机中进行仿真）？我的意思是，我可以在计算机上构建，编码和运行该项目，并通过USB连接摄像机，然后让传入的视频信号由Xilinx ISE等HDL模拟器处理。一块FPGA板并在那里合成您的项目，我目前没有预算去拥有一个） （我真正的意思是将HDLl设计连接到真实世界的源代码，C代码等中。）

9 fpga  hdl 

我正在努力改进和清理具有64位数据总线的已经运行的大型FPGA设计。出现的问题之一是， “我们应该将所有总线转换为AXI4Lite / APB，还是应该保持原样？” 有些是AXI4Lite，有些是APB。 AXI4Lite小组的成员认为，许多第三方FPGA IP模块都使用AXI总线。相反，同事建议APB总线使用的资源可能更少（FF和LUT），尽管我无法证实这一点。 我站在一个人的身边，坚持下去。 有什么理由选择一个？是否有一种情况下，一辆公共汽车可能需要比另一辆公共汽车更多的资源？是否有充分的理由要迁移到另一个？

8 fpga  vhdl  interface  hardware  bus 

我知道FPGA-DSP组合通常用于高端电力电子设备/超声/ MRI /等。即使在低端FPGA（例如Spartan 3/6）上，软处理器是否有可能完全取代DSP？ 补充：在一个FPGA中拥有多个软核处理器的原因是什么？

8 fpga  processor  microblaze  softcore 

考虑到我做了一个架构来做一些特定的事情，例如以vhdl编写。 我可以将它永久地烧入fpga芯片吗？还是知道已知可以从串行闪存读取的事实，如何保护知识产权？

8 fpga 

在编写Verilog时，我使用各种“错误提示”，它们会给出错误和警告。这些是我的模拟器（ModelSim），编译器（Quartus II）以及一个linter（Verilator）。总之，我可以很好地解决常见的陷阱，例如总线大小不匹配和推断的闩锁。 不幸的是，这三个工具均未检测到未复位的寄存器。要了解我的意思，请考虑以下内容。 reg a; reg b; always @(posedge clk_i or posedge rst_i) begin if(rst_i) begin a <= 1'b0; // Reset a // Ooops, forgot to reset b end else begin // Do stuff with a and b end end 如何让我的工具自动检测未重置的寄存器？

8 fpga  verilog 

我找到了自己喜欢的FPGA板。它使用Xilinx Spartan 6 LX45。当我查看Spartan 6系列的数据表时，它只说有43661个逻辑单元。这等于多少门？还是其他，我如何从逻辑单元的数量中找出总门数？

8 digital-logic  fpga  xilinx  spartan 

当使用Xilinx Spartan 3或Virtex 5等常规FPGA时，执行双精度浮点64位乘法或除法运算需要多少个周期？ 据我了解，FPGA没有硬FPU，您需要使用标准IEEE库或其他材料创建一个。这意味着它不会在单个周期内执行，因此我正在寻找一个粗略的估计，以比较100 Mhz CPU和100 MHz Spartan / Virtex FPGA的性能。 我主要对浮点运算符感兴趣，但是如果您有整数运算的经验，也将不胜感激。

8 fpga  xilinx  math  spartan  floating-point 

自90年代以来，我一直在从事MCU的开发工作，最近，我使用Xilinx的Spartan6系列芯片进入了FPGA领域。假设一个简单的带有传感器和电机的工厂自动化设计，以及将所有东西链接起来的智能，那么我可以在哪种类型的设备上更快，更轻松地完成设计，MCU或FPGA？细小或“明显”的观点也应受到赞赏，因为我是FGPA的新手。

8 microcontroller  fpga  xilinx  development  spartan 

我在使相对简单的FPGA设计（对于Altera Cyclone IV）满足由250 MHz时钟驱动的逻辑时序方面遇到麻烦。这让我想知道商用微处理器（例如Intel Core i7）如何满足时钟频率超过高出一个数量级的时序要求。 当我为FPGA苦苦挣扎于250 MHz时，商用微处理器如何满足3.8 GHz的时序要求？

8 fpga  microprocessor  timing 

两个问题。 我有一个Xilinx Spartan 6 FPGA，它只有HDMI输入和输出。是否可以使用某种指南或预先编写的代码开始将图像发送到屏幕？我不知道如何开始，也找不到资源。 其次，我这样做的原因是因为我想使用和修改在带有VGA的Spartan 3E上实现的家伙的Atari 2600代码。甚至可以轻松地调整项目的视频方面吗？ 任何帮助，资源或建议，将不胜感激！

8 fpga  adapter  vga  hdmi 

我有一个Altera DE2开发板，正在尝试绘制精灵。我在实现屏幕缓冲区时遇到了一些麻烦。 我有一个显示实体，它以25 MHZ的速率输出用于VGA显示的像素。 我希望在SDRAM中实现一个缓冲区。最初的想法是从SDRAM以25 MHZ的速率将像素加载到下一个像素。这行得通，但我无法以这种速率将像素写入SDRAM，也无法为每个新帧足够快地清除屏幕。我需要2个时钟来写入数据，而且我的电路板工作在50 MHZ，所以我有足够的时间进行完整的读取。 我想我做的事情非常可怕，非常错误。在VHDL中通常如何实现这样的绘图画布？ 我能找到的最接近的东西是使用2-3-3（RGB）配色方案来检索每个像素，并在“门廊”（空白）VGA时间期间将其写入画布ram。这意味着在每个25MHz时钟上，我只能更新15％的屏幕，而我不知何故需要我的电路知道它正在更新哪个15％的屏幕？ 我不知道如何使用双缓冲，因为我不知道如何在读取时将数据写入内存。有没有一种方法可以避免协议发生混乱？这个家伙是怎么做到的？

8 fpga  vhdl  vga  buffer