Questions tagged «logic-gates»

为什么这是AND门的标准 什么时候可以用两个FET和一个电阻制成？

41 transistors  logic-gates  computer-architecture 

据我了解，缓冲门与非门相反，并且不会更改输入： 但是，我有时会看到电路中使用的缓冲门IC，而且经验不足的人似乎根本什么也没做。例如，最近我看到在发射极跟随器的输出端使用了同相缓冲门，大致是这样的： 那么，何时需要在电路中使用缓冲集成电路呢？上述示意图中的浇口用途是什么？

34 logic-gates  buffer 

我在数据表中遇到了4x2：1总线开关的上述原理图。这个三角形符号到底是什么S意思？它看起来很像一个非门，但第三回合让我感到困惑。

27 switches  logic-gates 

在功能部分下查看MC74VHC1G08的数据表，状态为。Chip Complexity: FETs = 62 为什么该IC需要62个晶体管，而“与”门只能用6个晶体管制成？ 其他56个晶体管又有什么用？我的猜测是某种保护电路，但我不确定。

24 digital-logic  integrated-circuit  logic-gates  fet 

非门，如果获得0（关闭）输入，则给出1（打开）输出。如果获得1（打开）输入，则返回0（关闭）输出。 现在，如果我可以将输出返回到非门的输入，那么会发生什么？如果门的输入为1，则输出为0，然后，如果门的输入为0，则输出为1。 这种情况听起来像是一种“自我矛盾”（自欺欺人）的物理模型 （例如当发烧袭击的孩子贝特朗·罗素正等待被他的兄弟愚弄，准备采取一切可能的trick俩时，贝特朗·罗素的兄弟完全不做傻瓜，使伯特兰成为愚人节；如果伯特兰的兄弟使用任何愚人pri俩，伯特兰将不会被愚弄，如果伯特兰的兄弟不使用愚人节，这意味着伯特兰已经他的兄弟愚弄了四月）。 现在，在称为“非门 ”的实际硬件的情况下会发生什么？ 我相信各种可能性； 门将始终保持为0（off）-输出。 门将始终保持为1（on）-output。 门将是“ PULSATING”；一旦输出1；在下一瞬间，在接收到1（开）信号后，它将发出零（关）信号，并且该循环将继续进行。这种振荡的频率将取决于电路组件的物理特性。 电路将受到损坏（由于某些异常电流，过热等），并很快永久停止工作。 在这些假设内会发生什么吗？ PS。我在上学的时候就在考虑这个问题，但是至今我还不知道如何在电路中组装非门，从何处购买等。我还无法通过实验进行测试。

24 digital-logic  logic-gates  boolean-algebra 

考虑： 我不知道这怎么工作。如果电流都为1，那么如何才能使电流从阴极流向阳极，并流过普通二极管呢？

16 logic-gates 

我正在尝试构建Z80家用计算机，以获得一些逆向计算的乐趣，并自学电子设计的基础。为了进行概念验证，我已经在前几周成功地在面包板上组装了一个基本系统。 当前的原型非常简单。我使用一个由74HCT04 Pierce振荡器驱动的4 MHz晶体作为系统时钟，两个处于透明模式（LE高电平）的74HCT573锁存器用作16位地址总线的缓冲器，另外两个处于相反方向的74HCT573由双向数据控制RD并NOT RD作为双向数据总线缓冲区。我附上了在系统总线上 100 ns的 AT28C256 EEPROM（仅解码16-KiB）和两个150 ns的 8-KiB SRAM芯片。我使用一个74HCT42生成CS信号OE，并将EEPROM的硬接线从低WE到高，仅留下一个CS信号来控制EEPROM。 面包板上的所有东西都很嘈杂，但是在我完成每个阶段后，系统似乎都可以正常运行。现在它可以从EEPROM获取指令，从SRAM读取数据或向SRAM写入数据，并且它具有由另一个锁存器74HCT573制成的串行端口，D0连接到D0，LE则(NOT (IOREQ NAND WR))，输出从出来Q1，换句话说，只有一个输出端口无需增加解码逻辑。我已经编写了一个占用大量CPU / RAM的基准程序，并且我的计算机可以输出预期的结果。Memdumps还显示Z80可以正确地从EEPROM读取所有字节，因此一切正常。 但是当我试图探究 D0数据总线的引脚时，我发现一些明显的逻辑1输出存在一些奇怪的“缺口”。 并且它们似乎总是CS在EEPROM信号变为活动状态后不久出现一些逻辑1 ，例如，这是叠加在蓝色EEPROM CS信号上的怪异陷波的捕获。 我试图找出问题所在，所以将SRAM的所有CS引脚硬接线到HIGH，从而有效地将它们从系统中删除，并且我编写了一个简单的测试程序，该程序无法访问内存。 .org 0x00 di xor a loop: out (0x00), a inc a jp loop 但是问题并没有改变，在某些情况下仍然总是出现怪异的“缺口”MEMRQ /” CS（蓝色）变低和/或（因为现在基本上是单芯片）之后逻辑1 。 SRAM的所有CS引脚都为HIGH，因此该系统几乎只有一个AT28C256 EEPROM芯片作为存储器，而一个锁存器作为输出端口。该系统还具有一个由Atmega328p制成的系统内编程器，可以在DMA请求过程中即时对EEPROM进行重新编程，但是我认为这不是罪魁祸首，因为我将编程器的所有数据和地址输出均设为三态，并且在添加程序员之前，我就已经看到了缺口。 因此，必须在操作码提取周期中创建“缺口”。这些是什么？ 我有一些假设： 没错，这只是由于面包板的信号完整性差而引起的，并且它将在设计良好且去耦良好的PCB中自动消失。面包板存在各种信号完整性问题：阻抗不匹配，反射，寄生电容，串扰，EMI / RFI。跨电路板的长总线可能会在一定程度上加剧该问题。 如果是真的，您能否解释“缺口”的性质？这种现象在EE中有名字吗？我以前见过许多过冲和振铃，但从未见过“陷波”。为什么我只在某些逻辑级别看到它？ 定时。EEPROM输出或其他逻辑电路的短“稳定时间”是否可能在总线上引起这种奇怪的影响？ …

15 embedded  logic-gates  signal-integrity  timing  z80 

如果这是一个缓冲区，除了在单个封装中提供更好的可用性之外，为什么还要使用AND门？这在Analog Devices SHARC评估板上。

15 logic-gates  buffer 

考试中我有一个问题未能解决： 我需要建立正在接收4比特数和返回的数字逻辑电路true，如果数字是0，7或14。我只有一个XOR门（2个输入），一个NOR（3个输入），一个NAND（2个输入）和一个3到8解码器。 我认为这个问题是无法解决的，我没有找到可以做到这一点的任何组合。知道如何解决吗？

14 digital-logic  circuit-analysis  logic-gates  boolean-algebra 

我不是一个电气专家，但是我想对此有所了解，因此请记住，除了大学微电子学领域的微积分知识外，我的背景知识很少，并且数学逻辑基础很强。我正在学习可以用逻辑门完成的事情，并且遇到了一个加法器。在查看答案之前，我喜欢尝试一下，所以我想出了自己的加法器。我的加法器与我正在阅读的书中的加法器之间的唯一区别是，加法器的末尾有一个用于进行导线的“或”门，而我只是将两根导线放在一起。在我看来，将两根导线放在一起与“或”门相同，因为如果没有电，则节点无电，如果来自任何一个或两个电源的电，则有一些电从节点出来。 我的问题是：将两根导线放在一起并进行适当的“或”门有什么区别？ 我的猜测是，它有事情做与量的电力从3节点/或门的输出线（当前？），但我电路的理解是有点生疏。谢谢你的帮助！ 模拟该电路 –使用CircuitLab创建的原理图

14 logic-gates 

几天前，有人问我，为什么在数字逻辑中使用+而不是v符号作为布尔OR运算符很常见。 他的论点是，使用+OR 完全是反直观的，因为从一般用法/上下文中更有可能将其解释为AND。 来自Wiki：在逻辑和数学中，或者是真函数运算符，也被称为（包括）析取和交替。表示该运算符的逻辑连接词也称为“或”，通常表示为v或+。 我做了一些研究，想出了v标志的由来。它来自拉丁文“ vel”，意思是“或”。 总的来说，令人困惑的一件事是，+从历史的角度来看，这意味着“和”。根据这个和这个它是围绕1360和缩写拉丁文“ET”（“和”）类似的加号发明。 但是，我不知道是谁+在布尔代数中提出的，以及为什么它似乎v在数字逻辑/工程环境中更受欢迎。

14 digital-logic  logic-gates  boolean-algebra 

为什么在建OR门时需要使用晶体管？仅通过连接两个输入并读取输出，我们就完全不需要晶体管就不能达到相同的结果吗？

13 transistors  digital-logic  logic-gates 

因此，对于那些不知道的人，种族危害定理（RHT）指出： A x B + A'x C = A x B + A'x C + B x C 我了解RHT的其他部分，例如时间延迟等，但我不明白为什么上面的逻辑陈述是正确的，有人可以帮助我理解吗？

12 digital-logic  logic-gates  timing  race-condition 

由于某种原因，我了解晶体管逻辑门，并且能够解决问题，但由于某种原因，我不了解由二极管构成的和/或逻辑门。如果有人可以使用电路分析向我解释这一点，我将不胜感激。

12 circuit-analysis  logic-gates 

我的任务是构建一个简单的警报设备。它只需要测量一些输入，输出就会做出相应的响应（简单地说！）。在我看来，使用几个离散的逻​​辑门就可以完成工作，但是一位同事（与我一起工作）决定我们应该改用可编程逻辑。他的案子获胜，因为首先，他比我高得多，其次，他的主要论点是可编程设备是未来，我们希望制造出可以证明未来的产品。 我的问题是，如果您的设计可以通过几个离散逻辑门轻松实现，那么是否值得再使用离散逻辑进行设计？使用它们比可编程有什么好处吗？还是它会慢慢被可编程逻辑完全淘汰？明确地说，我不希望得到“我相信是这样”或“我个人认为这是……”的答案。我想知道离散设计与可编程设计相比是否有任何实际优势，并且这些天是否值得与他们一起设计消费电子产品？

11 logic-gates  programmable-logic