Questions tagged «pcb-design»

关于设计承载电子电路组件的电路板。对于有关建造它们的问题，请使用PCB制造。如果您的问题特定于某个CAD工具，请说出您使用的是哪个工具和版本。

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迹线宽度和间隙计算
迹线和间隙计算背后的数学是什么？我正在设计一块将承载12V和6A电流的PCB，走线宽度和走线间隙应该是多少？ 同样，对于12V 3A和5V 3A应该是什么。是否有一般的经验法则可以用来确定迹线的宽度和间隙？
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路由降压/升压DC / DC转换器
我需要一些电源布局方面的帮助。由于我没有必要的经验，因此我将前两次迭代都搞砸了，我想避免再次进行昂贵的运行。 为了完整起见，这是先前的（相关）问题： 降压/升压开关调节器的噪声问题 我的设备由锂离子电池供电，但需要3.3V的工作电压。因此，Vin = 2.7-4.2V，Vout = 3.3V。我决定使用LTC3536降压/升压型开关稳压器：http：//cds.linear.com/docs/en/datasheet/3536fa.pdf 我基本上将参考实现（数据表的第1页）用于1A / 3.3V电源。这是原理图： 有三个独立的接地层：PGND，来自电池并连接到LTC3536；GND是从引脚3分支出来的信号地，而AGND则用于从GND平面分支出来的模拟传感器等。 这是2层板的最新版本。红色是顶层，蓝色是底层。它与LT的演示板非常接近。我注释了不同的接地平面以及VBATT和VCC。 设计注意事项 我试图坚持我在数据表中找到的建议以及对上一个问题的回答。如上所述，我使用3个不同的接地层，并使用0欧姆电阻将其单点连接。我尝试使用类似星形的方法来路由VCC。AVCC使用0欧姆电阻连接到VCC。 问题 先前设计的问题之一是我使用芯片侧面的过孔连接了U3的裸露焊盘。这需要很多空间。我现在意识到LT在其演示板上直接在裸露焊盘下方添加了过孔。我不知道这是可能的-我需要对这些通孔做一些特别的事情吗？ 我对地平面的位置不确定。此刻，GND平面从引脚2/3伸出，并使用0 Ohm电阻连接到AGND和PGND平面。该电阻的放置是一种随机的atm。 整个电路使用MAX16054软性电源开关IC切换，该IC连接到U3的SHDN（引脚10）。MAX16054连接至VBATT和GND（非PGND）。这可能会引起问题吗？ 任何意见将不胜感激！
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如何连接3条走线是PCB？
通常，我会按照最佳实践的建议对PCB进行布线，使其从不旋转90º，但是有时会有3条迹线必须截取，如果我总是进行45º旋转，则在这个交叉点将旋转90º，这样还可以吗？更好的方法呢？
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有关高速信号的迹线长度匹配模式的问题
我和一位同事就高速信号长度匹配的不同方式进行了讨论和意见分歧。我们以DDR3布局为例。 下图中的所有信号都是DDR3数据信号，因此它们非常快。为了使您感觉到比例，图片的整个X轴为5.3mm，Y轴为5.8mm。 我的论点是，在图片的中间迹线中进行长度匹配可能不利于信号完整性，尽管这只是基于直觉，但我没有数据可以支持这一点。我认为，图片顶部和底部的走线应具有更好的信号质量，但同样，我也没有任何数据可以支持这种说法。 我想听听您的意见，尤其是有关此的经验。长度匹配高速走线是否有经验法则？ 不幸的是，我无法在我们的SI工具中对此进行仿真，因为它很难为我们正在使用的FPGA导入IBIS模型。如果可以的话，我会报告。
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盲孔/埋孔与通孔？
我正在尝试学习PCB设计，从我所阅读和看到的内容来看，似乎存在三种不同类型的通孔： 通孔-贯穿整个电路板 盲区-从顶层或底层到顶层和底层之间的某个层，但并非一直如此 埋藏-位于顶层和底层之间 它看起来像大多数半复杂的电路板，我有机会去看看是4层板，这通常一层是专门为GND，另一个VCC，然后其他两个有痕迹。我的问题是，当尝试将焊盘或走线从一层连接到GND或VCC层时，哪种通孔最合适？我之所以问是因为我本以为应该使用盲孔或掩埋通孔，但是似乎我看过的大多数电路板都是通过通孔使用的，并且似乎在不应该连接的层上的通孔周围只有一个停靠点至。是否有理由使用该方法而不是使用盲孔或埋孔？
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在IC下有老鼠窝的VCC / GND走线是否正常？
我正在尝试布线一个简单的电路板，这是自布线12ms线性电源（相当于mspaint）以来15年来的第一次。该评估板主要由LPC2387组成，这是一个LQFP100 IC，需要各种+ 3.3V和GND连接。 当我尝试布线时，即使只有GND布线，IC的底面仍然是它自己的小老鼠巢。使用这种策略，我将需要在其下的大量通孔来为IC供电。 这正常吗？我要解决所有这些错误吗？
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ADC接地
快速，高分辨率的ADC，尤其是具有并行输出的ADC，通常具有单独的电源引脚（DRVDD，（驱动器vdd）或OVDD（输出vdd）），大概是因为它们不想将噪声耦合到敏感的模拟电源，而数字输出信号切换。 大多数ADC数据手册都建议在器件正下方使用一个完整的接地平面，并以尽可能小的电感将OGND和GND连接至该平面。 在一种情况下，我们在一块板上有多个这些ADC。我想知道即使PCB上有多个ADC，“单一接地平面”建议是否仍然有效。 在我们的设计中，我们使用了两个单独的接地层，一个用于GND（VDD的gnd），另一个用于OGND（OVDD的gnd），并且我们将这两个平面连接到PCB边缘附近，在这里，电源通过适配器进入插口。 任何想法，现实世界的例子或参考文件的链接将不胜感激。
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ESD二极管布局建议
我有一个DB25 I / O连接器，通孔。引脚连接到SMT MCU，我想防止它受到ESD的影响，特别是IEC 61000-4-2。我想使用SMT齐纳二极管来保护引脚。 我正在考虑各种布局。我认为最佳布局是在DB25和MCU之间使用二极管。这样，ESD事件可以在到达MCU之前分流到地。 MCU <->二极管<-> DB25 但是，我想利用DB25中的通孔来简化布线并减少所需的过孔数量。但是，这样做时，二极管将最终位于DB25的“另一侧”。 MCU <-> DB25 <->二极管 这是一个坏主意吗？我有点担心在二极管开始完全导通之前，是否有足够快的ESD冲击会“分裂”并到达MCU。 如果是这种情况，MCU <-> DB25迹线在底层运行，而DB25 <-> Diodes迹线在顶层运行是否可以缓解？MCU和DB25之间增加的过孔会促使ESD电流流过二极管吗？
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有什么好的方法可以改善物理硬件的重用性？
如何为自己构建的独特产品选择通用的可重复使用零件？有什么好的方法来构建独特的设备，以便当我不再需要它们时，将它们分解成可以在下一个项目中重复使用的零件相对容易些？ 这个问题集中在我构建一个或几个物理对象的时候。在某些可持续性设计中使用的“可拆卸设计”技术也可能相关，尽管它更多地侧重于大量构建的物理对象-还有另一个问题要关注这一点吗？ 为硬件重用抽象设计已经在另一个问题中涉及。 我要制造的物品很多，其中之一是：产品电子产品的第一个（或第17个）面包板原型；生产中使用的各种独特模板和夹具；测试夹具等 当它们达到使用寿命时，就会被扔进废纸箱。 我是根据（a）仍在先前项目中徘徊的随机废料，以及（b）我们（可能是近视的）新材料专注于此特定项目来构建它们的。 我不禁注意到，这些闪亮的新东西最终分为3类： a一些东西-无焊面包板，烙铁，1/2英寸（12 mm）套筒扳手，1/10英寸中心的针座，鳄鱼夹，维可牢尼龙搭扣扎带等-会反复使用再次。 b乍看之下有些东西非常相似-15/16英寸套筒扳手等-仅用于一项工作，以后不再使用。尽管那些事情对于一项工作是必不可少的，所以也许我应该将它们视为“沉没成本”，我已经收回了他们的投资回报。由于它们仍然起作用，因此简单地将它们扔掉似乎很浪费。因此，它们最终会占用空间并无限期地收集灰尘。 c有些东西只能使用一次-扎带，焊锡等。有时看起来有些浪费，但是（如果我对这个特定项目保持目光短浅的话）这些一次性物品是完成事情的最便宜的方法，并且至少它们不会积聚并占用空间。 （b）类最差。如果我当时知道要购买该部件，那我看了多年收集灰尘后就知道了，那我要么省了一点钱，而是买了一些一次性（c）类部件，要么花了更多钱并购买了一些更通用的（a）类零件。（或者可能不是。有时候我绝对需要某些项目的超级专业化部分）。 您是否有任何提示可以提前识别我将要购买的零件很可能最终会积聚为（b）类型的灰尘，以便我可以尝试替换更可能是（a）类型的东西或键入（c）？还有其他技巧可以使我希望重用的零件和工具更有可能在以后重用吗？ 有一种很好的方法可以对设计进行划分，以便至少将其一部分划分出来，而不是制作只使用一次，然后只扔一次，然后扔掉整个东西的全盘全舞的超专业PCB以后可以重用吗？ 有什么好的方法可以改善物理硬件的重用性？
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555计时器需要Super Duper Vdd加固，最好的方法是什么？
我正在为（16位）频率传感器/计数器使用555计时器。 它通过计算由555定时器设置的125ms采样时间内读取的脉冲数来工作。重置并重复... 我在不稳定的操作中使用计时器。 TH（高时间脉冲）是采样ON信号。 使用高质量的POT设置和调整时间（+/- 5％调整范围）。 TL（时间脉冲低电平）下降沿启动数据锁存读取->然后进行计数器复位操作 现在我把它放在面包板上。我正在为最终设计制作PCB，我想解决PCB设计中的以下问题。 这是问题所在： 测得的频率不是非常稳定（+/-〜3Hz @ 25kHz），需要一段时间才能稳定下来。 我认为这是因为采样时间受到Vdd导轨上噪声的影响。我在所有IC上都有去耦电容，但它在面包板上，因此可以预期。对于PCB布局，我想确保555定时器稳定在5v电压下，并且DCDC转换器输出稳定。 这是我对如何执行此操作的一些想法。 使用导轨运算放大器和4v7参考来调节Timer Vdd @ 4v7 使用铁氧体磁珠将定时器与所有其他IC进一步解耦。 计时器使用单独的DCDC转换器。 对定时器Vdd使用线性稳压器IC。 其中哪一种是确保恒定计时器Vdd值的最佳做法？
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两层PCB上的以太网RMII
简介：我的目的是将以太网连接系统设计为一种业余爱好（例如，花费大量时间，但又不希望花费太多）。我的设计约束理想地是坚持使用2层100mm x 100mm PCB，该PCB具有0.3mm的最小孔和0.15mm的最小走线/间隙，总叠层厚度最薄为0.6mm。在我已知的制造商中，生产4层PCB的成本超过了我所需数量的组件成本（在我的特定情况下，只有一个，但相同的成本最多可以生产10个PCB）。 我的方法：一个带有内置以太网MAC的ATSAME54N20微控制器，通过RMII连接到Altium Designer中的KSZ8091RNA PHY。 问题1：我成功的几率是多少？即使使用0.6mm总高度堆叠选项，对于RMII走线，也要维持68ohms的特性阻抗（仍然没有灌入GND）似乎是不可能的，但是最大走线长度小于30mm，而像CLK这样的走线则为4mm长。这样的电路中是否会出现振铃和反射问题？ 问题2：尽管没有进行长度匹配，但两条TX走线都路由在一起并与RX走线分开。我应该考虑严格的长度匹配公差吗？ 问题3：突出显示的NET通过两个未使用的引脚来备用，这些引脚将被设置为高阻抗。这是惯例吗？这样做会影响信号完整性吗？使用过孔是否更好？ 注意1：我发现了一些话题，讨论了通过NC引脚垫进行走线的情况，在我的情况下，我想知道有据可查的未使用的引脚。我也碰到过这篇文章，但是我打算自己对板子进行回流焊，并且缺乏这样做的经验，因此，我宁愿避免切断引脚并应对作用在芯片上的不均匀的表面张力。 注2：尚未运行从PHY到磁场的100ohm差分阻抗走线，但它们从PHY中出来而没有接近RMII信号。 注意3：我借此机会感谢社区的知识和帮助。希望以后有人对我的帖子有用！ 跟进： 所有RMII网的长度匹配为29.9mm +/- 0.1mm。 未使用的引脚未用于运行跟踪。 叠层由一块1.6mm的总厚度板组成，没有进行受控的阻抗。 仍然需要注入GND，以及一些3.3V多边形，并且不要在任何走线下突破。 这种设计更好吗？ 看起来可行吗？ 跟进2： -实现了与地面共面的波导，以实现更紧密的阻抗匹配。 对于我发现的RMII迹线的正确传输线阻抗，最全面的答案是维基百科： RMII信号被视为集总信号，而不是传输线。无需端接或受控阻抗；输出驱动器（以及摆率）必须尽可能慢（上升时间为1到5 ns），以允许这样做。驱动器应能够驱动25 pF的电容，从而允许PCB走线长达0.30 m。至少该标准说不需要将信号视为传输线。但是，在1 ns的边沿速率下，迹线长于大约2.7 cm时，传输线效应可能是一个严重的问题。在5 ns时，走线可以长5倍。相关MII标准的IEEE版本指定68迹线阻抗。美国国家半导体建议在MII或RMII模式下运行带有33Ω（增加了驱动器输出阻抗）串联终端电阻的50Ω走线，以减少反射。 其他一些包括RMII v1.2规范： 所有连接均旨在成为PCB上的点对点连接。通常，可以将这些连接视为电气短路径，并且可以安全地忽略传输线反射。PCB上较长的走线的连接器和特征阻抗均不在本规范的范围内。建议将输出驱动器保持在尽可能低的水平，以最小化板级噪声和EMI。 还有Sun Microsystems准则： 像MII信号一样，GMII信号将按照以下公式进行源端接，以保持信号完整性：Rd（缓冲区阻抗）+ Rs（源端接阻抗= Z0（传输线阻抗））。 所有RMII网的长度都匹配到40mm +/- 0.1mm。 未使用的引脚未用于运行信号跟踪。 未使用的引脚用于GND和3.3V连接。 堆叠由一块1.6mm的总厚度板组成。 这种设计更好吗？ 看起来可行吗？ 将某些引脚连接到3.3V或GND是否可以接受？如果没有这种做法，我可以做到。 我应该在共面波导上放置多少个过孔？有足够的空间容纳更多的ATM通孔。 …
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PCB“触摸”按钮
是否可以将PCB焊盘用作按钮？我想用它来打开仅当用户将其握在手中时才应启用的Curcuit。 作为启发，我使用了在键盘或计算器上的软触摸按钮上使用的键盘： 我知道人体具有很高的电阻，那么检测触摸输入的合适电路是什么？仅裸硬件。我不想在这里使用任何微控制器。
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