Questions tagged «signal-integrity»

有关如何正确确保信号完整性，防噪声，屏蔽，正确的PCB布局的问题。

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为什么将过孔以这种方式放置在PCB上？
我过去经常检查复杂的商用PCB，尤其是图形卡，以了解专业PCB设计师如何进行布局并从中学习技术。 当我检查下面显示的卡时，我注意到有关通孔放置的两件事： （此处显示了更高分辨率的图像）。 PCB周围的所有缝线都被缝合过孔所包围。所有这些的作用是什么？我认为它们已连接到地面以充当屏蔽，如果的确如此，我在技术上无法理解如何通过这种放置方式来实现屏蔽？ 通过靠近安装孔，我注意到它们在焊盘周围都增加了通孔，为什么呢？
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VGA为什么有这么多的接地引脚（例如，与DVI-I相比）？
如果查看VGA的引脚，则有几个接地引脚： 我很好奇为什么，找到了这个答案。综上所述，额外的接地引脚应使每个引脚都有自己的接地，以防止对模拟信号的干扰。 但是这是一个支持模拟信号的DVI-I连接器： 模拟引脚在右侧。大十字是接地的，围绕它的四个较小的针脚分别用于红色，绿色，蓝色和水平同步。这里有趣的是，所有三个颜色通道共享地面，这与VGA每个都有自己的颜色通道不同。 为什么在使用VGA而非DVI-I时需要额外的接地引脚来防止信号干扰？它们是用于发送相同数据的相同引脚，只是具有不同的物理连接器，因此，为什么接地连接器的数量不同实际上并没有多大意义。
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短距离板对板通信
我的MCU运行带有大约4个设备的SPI总线。我也想将总线扩展到板外，即将一些PCB连接到“主板”并扩展功能。“垫到垫”的距离为： 主板走线长度+电缆长度+扩展板上的走线长度 3“ + 6” + 3“ =大约12” 以我的经验，即使是带状电缆在此距离上具有大约7 ns上升时间的1 MHz信号，也会过冲超过1 V（但不会产生过多的振铃）。这些板将由相同的电源供电。 注意：您在此处看不到上升时间，但可以看到过冲现象-这是一个3.3V信号。是的，这是用一根很短的导线从探头到地面进行正确测量的。很像经常在此网站上推荐它。我不认为这是一个测量错误。 我希望系统工作在4 MHz，但2 MHz也可以接受。最高 我要连接的板数大约为4，这会将SPI总线扩展到大约12个设备。我认为通过代码进行管理不会太困难，因为我已经有了类似的工作。拥有额外的从属选择线也不是问题。 但是，我担心的是如何将SPI数据从一块板发送到另一块板。我应该只发送直接SPI还是将其一端转换为LVDS，然后在另一端转换回SPI？
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PCIe，诊断和改善眼图
我已经实现了使用PCIe的设计。区别在于PCIe接口被用作单个PCB上的芯片间通信通道（例如，没有PCIe连接器）。 根联合体设备是符合PCIe Gen 2的Freescale i.MX6，而我正在与之通信的设备是Marvell WiFi模块，后者是符合PCIe Gen 3的设备。这是一个以2.5Gbps运行的单通道接口。 我通过如下所示完成了一些信号完整性的测量：将高速示波器与适当的差动问题焊接在嵌入式电容的另一侧，如下所示： 对于时钟，眼图看起来非常不错： 但是TX数据不是很多： WiFi芯片具有片上端接，所以我不认为我需要任何其他端接，但是我对此可能是错的。 我发现可以在i.MX6处理器中为PCIe外设设置一些寄存器，但我不确定它们的实际作用。反复尝试也没有使我走得太远。 我检查过布局是否遵循正确的布线规则，并以正确的阻抗构造PCB。显然，我的系统中有些抖动，但看起来也有反射或去加重的问题。我希望有人可以用我的视力表描述他们看到的问题并/或提出一些解决方法。 干杯!
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PCB布线：EMI和信号完整性，返回电流问题
如果我上过任何EMI / SI课程，那就是尽可能地减少回路。您可以从一个简单的声明中得出许多EMI / SI准则。 但是，由于没有或从未见过Hyperlynx或任何种类的完整的RF仿真工具...很难想象我需要专注于什么。我的知识也完全是基于书/互联网的知识……不是正式的知识，也不是与专家进行过多讨论的基础，因此我可能会有奇怪的概念或空白。 如我所料，返回信号有两个主要组成部分。第一个是低频（DC-ish）返回信号，该信号通常遵循您所期望的……沿着通过电源网络/平面的最低电阻路径。 第二部分是高频返回信号，它试图跟随接地平面上的信号走线。如果您将四层板上的顶层从顶层切换到底层（信号，接地，电源，信号），按照我的理解，HF返回信号将通过绕道而尝试从接地层跳到电源层通过最近的可用路径（最接近的去耦帽，希望...到HF可能更短）。 我想，如果将这两个分量放在电感中，那么实际上都是一样（近直流电阻才是最重要的，在HF处，较低的电感意味着沿着走线的下方跟踪）..但我更容易想象它们分别作为两种不同的模式来处理。 如果到目前为止我还好，那如何在具有两个相邻平面的内部信号层上工作？ 我有一个6层板（信号，接地，电源，信号，接地，信号）。每个信号层都有一个完整的相邻接地层（显然，通孔/孔除外）。中间信号层也具有相邻的电源平面。电源平面分为几个区域。我试图将其保持在最低水平，但是例如，我的5V分离形式在电路板的外部采用了大而厚的“ C”形。其余大部分为3.3V，在大型BGA的大部分下方为1.8V区域，在其中心附近有一个很小的1.2V区域。 （1）即使我专注于确保信号在接地平面上具有良好的返回路径，我的分离式电源平面也会导致我出现问题吗？（2）低频回路在我的“ C”形5V平面分叉处绕道较大会引起麻烦吗？（我通常认为不...？） 我可以想象两个电感几乎相等的连续平面可能会在两个平面中感应返回电流...但是我的猜测是，电源平面上需要的任何明显弯路都会使返回信号自身严重偏向接地平面。 （3）此外，中间层和底层共享相同的接地平面。这有多大问题？我凭直觉猜想，直接在彼此共享相同的接地回路的走线上的干扰，比在同一层上简单相邻的走线耦合对彼此的干扰更大。我是否需要在那儿加倍努力以确保不会发生这种情况？ 我怀疑可能会有“是的，但是您不能不模拟它就知道”的评论即将来临...让我们假设我是在一般地说。 编辑：哦，我只是想到了什么。横穿电源平面是否会分裂带状线的走线阻抗？我可以看到部分具有两个平面的理想走线阻抗是如何降低的...如果一个平面坏了，那可能是个问题...吗？ 编辑编辑：好的，我已经部分回答了有关在信号层之间共享平面的问题。趋肤效应深度可能主要将信号限制在飞机自己的一侧。（1/2盎司铜= 0.7密耳，@ 50MHz时的趋肤深度为0.4密耳，@ 200MHz时为0.2密耳。因此，超过65MHz的任何东西都应该粘在飞机侧面。我主要担心200MHz DDR2信号，但<65MHz的组件仍然可能是一个问题）
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链接40个移位寄存器会发生什么问题？
我打算将40个 74HC595移位寄存器链接在一起。74HC595s的整个链条将由5 V微控制器，这将产生被控制SDI，CLOCK及LATCH信号。 每个移位寄存器和微控制器都有自己的PCB，如下图所示： 由于机械限制，每个移位寄存器之间的距离约为30厘米（12英寸），因此控制信号将沿大约距离传播。12 m（40英尺）。除此之外，整个系统将安装在非常嘈杂的环境中（靠近荧光灯，电源线等）。 我担心的是控制信号会非常嘈杂，移位寄存器可能会输出错误的信息。我在想： 在每个板上使用一个缓冲IC，以缓冲控制信号。您会推荐哪一个？ 在板之间使用屏蔽电缆传输信号 CLOCK尽可能降低频率。我只需要每天几次更新寄存器的内容。 以上解决方案是一件好事吗？我还能做些什么来使信号线中的（潜在）噪声降至最低？
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如何长距离传输低电压（1.2V）的大电流（2.6A）？
我想提供1.2V的DSP。该DSP在满载时需要2.6 A的电流。根据此DSP的电气规格，最小电源为1.16V，这意味着电源平面，走线和连接器引起的最大压降不应超过40 mV。 就我而言，我发现很难做到这一点，因为电源与DSP之间的距离约为8000密耳（约20厘米），并且该电源经过两个连接器相加，相加100 mOhms，因此压降为260 mV（100m x 2.6A），不计入平面阻抗。我为我的情况画了一个简单的示意图，如下图所示： 我的问题是： 总距离只有20厘米吗？还是应该加上回程，使实际距离为40厘米？（ 更糟糕 ：（ ） 我该如何解决这个问题？知道信号源和DSP之间的距离不能小于20厘米。我是否应该在DSP旁边添加另一个稳压器？还是生成一个稍大的电压来补偿该压降更好？（还有其他组件需要1.2V电源，并且与DSP的距离不同）。 如何计算平面阻抗，如上图所示为R（Plane）？ ＃编辑1： 关于点1，好的，现在的总距离是40厘米。 我想到了一种降低连接器电阻的解决方案，而连接器电阻是高电阻的主要因素。根据连接器数据表，该引脚的电阻为25 mOhms，我有额外的自由引脚，所以我将使用8引脚传输1.2V，以便现在将其除以8，但是现在的问题是，我不知道不知道该电阻是仅用于引脚还是在配对后的总电阻？匹配后应将其视为串联电阻还是并联电阻？
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为什么在数据线上看到一个奇怪的“缺口”达几个逻辑1？
我正在尝试构建Z80家用计算机，以获得一些逆向计算的乐趣，并自学电子设计的基础。为了进行概念验证，我已经在前几周成功地在面包板上组装了一个基本系统。 当前的原型非常简单。我使用一个由74HCT04 Pierce振荡器驱动的4 MHz晶体作为系统时钟，两个处于透明模式（LE高电平）的74HCT573锁存器用作16位地址总线的缓冲器，另外两个处于相反方向的74HCT573由双向数据控制RD并NOT RD作为双向数据总线缓冲区。我附上了在系统总线上 100 ns的 AT28C256 EEPROM（仅解码16-KiB）和两个150 ns的 8-KiB SRAM芯片。我使用一个74HCT42生成CS信号OE，并将EEPROM的硬接线从低WE到高，仅留下一个CS信号来控制EEPROM。 面包板上的所有东西都很嘈杂，但是在我完成每个阶段后，系统似乎都可以正常运行。现在它可以从EEPROM获取指令，从SRAM读取数据或向SRAM写入数据，并且它具有由另一个锁存器74HCT573制成的串行端口，D0连接到D0，LE则(NOT (IOREQ NAND WR))，输出从出来Q1，换句话说，只有一个输出端口无需增加解码逻辑。我已经编写了一个占用大量CPU / RAM的基准程序，并且我的计算机可以输出预期的结果。Memdumps还显示Z80可以正确地从EEPROM读取所有字节，因此一切正常。 但是当我试图探究 D0数据总线的引脚时，我发现一些明显的逻辑1输出存在一些奇怪的“缺口”。 并且它们似乎总是CS在EEPROM信号变为活动状态后不久出现一些逻辑1 ，例如，这是叠加在蓝色EEPROM CS信号上的怪异陷波的捕获。 我试图找出问题所在，所以将SRAM的所有CS引脚硬接线到HIGH，从而有效地将它们从系统中删除，并且我编写了一个简单的测试程序，该程序无法访问内存。 .org 0x00 di xor a loop: out (0x00), a inc a jp loop 但是问题并没有改变，在某些情况下仍然总是出现怪异的“缺口”MEMRQ /” CS（蓝色）变低和/或（因为现在基本上是单芯片）之后逻辑1 。 SRAM的所有CS引脚都为HIGH，因此该系统几乎只有一个AT28C256 EEPROM芯片作为存储器，而一个锁存器作为输出端口。该系统还具有一个由Atmega328p制成的系统内编程器，可以在DMA请求过程中即时对EEPROM进行重新编程，但是我认为这不是罪魁祸首，因为我将编程器的所有数据和地址输出均设为三态，并且在添加程序员之前，我就已经看到了缺口。 因此，必须在操作码提取周期中创建“缺口”。这些是什么？ 我有一些假设： 没错，这只是由于面包板的信号完整性差而引起的，并且它将在设计良好且去耦良好的PCB中自动消失。面包板存在各种信号完整性问题：阻抗不匹配，反射，寄生电容，串扰，EMI / RFI。跨电路板的长总线可能会在一定程度上加剧该问题。 如果是真的，您能否解释“缺口”的性质？这种现象在EE中有名字吗？我以前见过许多过冲和振铃，但从未见过“陷波”。为什么我只在某些逻辑级别看到它？ 定时。EEPROM输出或其他逻辑电路的短“稳定时间”是否可能在总线上引起这种奇怪的影响？ …
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为什么通过PCB反射会像这样？
我的问题与http://mobius-semiconductor.com/whitepapers/ISSCC_2003_SerialBackplaneTXVRs.pdf有关。 在第18页上，有几张“ TDR偏离过孔的不同类型”。对于不同通孔下的电容，归纳和LCL标题，我感到困惑。对于为什么图形看起来如此的解释是什么？图形下标题的含义是什么？我不确定为什么一个是电容性的，另一个是电感性的，另一个是拼箱。我也不确定盲孔和埋头镗孔是什么意思。 我确实对传输线和匹配阻抗有所了解，但是我以前从未遇到过此类图形和过孔反射。
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走线分离式电源平面
互联网上的大多数资源都讨论了在分离的电源板上路由信号以及如何正确执行此操作。此处的主要解决方案是创建短返回电流路径。 我想知道在分离的电源平面（而非接地平面）上路由信号是否会对信号完整性产生明显影响，是否应该采取措施。 我的情况： 4层PCB： 顶层：信号 内部平面：分开的地面（模拟/数字） 内部平面：分开的电源平面（在这种情况下，需要使用3.3V数字和3.3V模拟） 底层：信号 我正在从数字部分到模拟部分的最底层路由一些时钟信号。信号将穿过数字部分和模拟部分之间的电源平面（间隙为0.5mm宽）。我将在接地层（数字和模拟之间的桥）上提供可靠的电流返回路径，因此返回电流不成问题。 时钟信号刚好高于12MHz，走线宽为0.2mm，最大长度为13.4cm。走线用串联电阻端接。
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1：1探针的良好用法
我们都知道为什么在输入阻抗为1 MOhm的示波器上查看MHz速度信号时，为什么必须使用经过适当补偿的10：1探头。现在谁可以很好地使用1：1探针？这些探针在我的实验室中没有发现太多用处。 我唯一能想到的是1：1探头可能对测量电源纹波，开关伪像等有用。但是，我质疑1：1探头是否能够轻松连接低电压探头。足够的地面传输阻抗，以真正了解例如开关电源轨中发生的情况。Howard Johnson（“健康电力”）和Jim Williams（“最小化线性稳压器输出中的开关稳压器残留”），第11页）都讨论了类似的技术，但使用普通同轴电缆代替1：1探头。在霍华德·约翰逊（Howard Johnson）的示例中，然后用总线将同轴电缆屏蔽层焊接到板上，以实现尽可能低的地面传输阻抗。消除地线中的电感是探测快速开关伪像的关键。在这种情况下，我不确定1：1探针的性能如何，但可以使其正常工作。 谁能推荐1：1探针的其他用途？
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CAN总线信号完整性
通道为CAN_H（红色），CAN_L（蓝色）和CAN_H-CAN_L（棕色）。 在下图中可以看出，CAN_H-CAN_L具有可接受的信号形状。但是，CAN_H和CAN_L在我看来都不好。实际上，该设备未在嘈杂的环境中运行。我有两个问题： 您是否认为信号完整性是一个问题？ CAN_H-CAN_L有时具有1.65 V（左侧部分）的高电平，而有时则具有2.06 V（右侧部分）的高电平。你觉得这有问题吗？
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是什么将“好”眼图和“坏”眼图区分开？
我正在运行一些USB验证测试，并且正在使用的安捷伦示波器返回通过/失败统计信息的漂亮摘要以及漂亮的眼图。由于通过/未通过表示在范围内，因此我不需要对这些图进行大量分析。 过去几天中，我已经看过很多这样的书，这使我感到好奇：总的来说，是什么将“好”眼图与“坏”眼图区分开来？在我进行的许多测试中，设备均发生了故障，但眼图看起来与通过的眼图非常相似。 我可以理解图中有穿过眼睛的明显交叉，但是在查看这些图时还要考虑哪些其他因素？
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