Questions tagged «layout»

对于Eagle CAD软件，在原理图或电路板布局期间，如何搜索其他人已经创建的零件/封装，从而使我的生活更轻松？如果仍然找不到我想要的东西，该如何创建自己的零件？ （注意：这个问题仅供以后的读者参考，因此，我既要问这个问题，又要根据我所知道的事情在下面提供自己的答案。也许其他人也可以加入。）

12 schematics  layout  eagle  board  components 

这是这个问题的直接延续。所以这是我的布局，您对微控制器方面有何看法？ 2019年4月更新：我在2016年春/夏建立了该评估板，但从未在这里更新结果。该电路板工作正常，唯一可观察到的数字噪声泄漏到模拟信号的原因是模拟/数字接口中电路设计的某些错误选择，而不是布局/接地（并且在以后的版本中进行了修复，也消除了很小的噪声） 。现在，我只有一块商用板，其CPU部分的设计主要基于此处显示的布局，并通过了EU EMC测试，因此答案是，这种布局至少足以胜任其工作。 实际的旧问题如下： 编辑：基于Armandas的回答，我现在的印象是微控制器布局足够好。如果还有人要说这在防止数字噪声泄漏到模拟端方面有多好，我仍然会非常感兴趣，这基本上是我下面的第4点。当然，关于微控制器方面的任何其他评论也都受到欢迎。 堆叠是 TOP：信号 GND：坚固的接地层，任何地方都没有切口或走线 PWR：电源 BOT：信号 TOP（红色）和PWR（紫色）层，顶部丝网印刷[请参见下面的更新 ] BOT（绿色），带有用于与上述比较的顶部丝印 此处数字/模拟分割（逻辑上，接地层是实体）。电源（+3.3数字，DAC和MUX，模拟）输入到左下角，三个电容中有47uf储液电容。铁氧体磁珠（FB101）将+ 3.3V的走线与uC电源分开，并连接至DAC和MUX。uC位于左上角，TOP下方的平面是局部接地，通过C720附近的通孔连接到GND。±15±15\pm15 uC是STM32F103VF，我将以72MHz运行。晶体为8MHz。uC右侧是标记为“ Control 1”的部分，其中包含两个DAC和一个多路复用器，用于多路复用uC内部DAC1的输出。右下方是“ Control 2”附近的另一个多路复用器，用于多路复用uC的DAC2。从uC的DAC接收信号到运放的信号的磁道是在通向多路复用器之前对其进行缓冲（UREF1）的两条磁道，分别是从过孔到C712右上方的磁道。DAC与SPI总线连接，该总线从uC的右上角离开。 DAC和多路复用器为右侧的模拟声音生成器（大多数未显示）生成控制信号，而不是直接生成音频。但是，我希望在生成的音频中也能听到其中的任何重大数字串扰，这很糟糕。我的目标是 kHz的控制速率，这意味着8路多路复用器以 kHz 的速率获得新的采样值。111888 离开uC的其他曲目是： 地址从MCU1的uC顶部到MUX2的右侧选择并启用MUX。 PWM信号进入电阻阵列RR901。我正在尝试这种方法，本质上是通过以某些方式组合PWM波形来生成波形。如果这不起作用，或者通过此路径泄漏的噪音太多，那没关系，我将在下一个修订版中将其保留。我以为如果将RR901留在外面，基本上不会有噪声通过该路径泄漏？ 来自最终音频输出（未显示）的ADC信号到达uC右下侧的引脚26。它用于校准模拟端的某些功能，因此只要能提供有效的10位左右精度，一切就可以了（这是12位ADC）。 在电源层，DAC / ADC参考来自UREF1（我实际上并不需要非常特定的参考电压，但我需要与DAC的最大输出进行精确比较）。 进入数字和模拟部分之间的某些电阻器（例如，R713和R710）的GPIO可以打开和关闭模拟部分中的各种功能。R与C一起尝试从uC滤除任何数字噪声，请参阅此问题。 最后，RC网络R715，R716，C709过滤并衰减GPIO的输出，用作VCF（未显示）的步进输入以对其进行校准。 我想知道一些特定的要点： 水晶是否足够靠近并正确布线？我必须将uC模拟部分去耦电容放在晶体和uC之间，因为那是引脚所在的位置。 C715是VDDA的去耦电容。请注意，为了将去耦电容C717连接至Vref +，Vref-，我必须将VDD路由至C715，并在C717周围有相当长的轨迹。这不好吗？ VREF-和VSSA直接接地，VREF +和VDDA的去耦电容的接地侧也一样。这与奥林在上一个问题中所说的一致，所以我认为现在应该可以了吗？ 看起来是否有可能从DAC获得合理的输出？我希望获得约12位有效的信噪比。uC DAC是12位的，而外部DAC是原型的16位（有引脚兼容的12位版本，所以我以后总是可以调低）。 任何其他意见或建议也非常受欢迎，因为我不是专业EE，所以我在这里可能还会犯一些愚蠢的错误:) 更新： 我将根据此处的建议收集最新版本。 根据Armandas的建议在顶层进行更改： C715和C717的互换顺序 将最大功率平面的间隙从6密耳增加到9 mil（更大的平面，并且该平面将不通过引脚流动，例如使C712接地断开） TOP …

12 microcontroller  pcb-design  layout  dac  mixed-signal 

我正在研究一种正在测试通过FCC B部分（CSRR 22）排放的设备。该设备在一个角度和极化（垂直）下发生故障，因为它的发射在100-200Mhz范围内，超过了阈值。 测试结果显示在145Mhz和128Mhz处有两个特征峰。宽带噪声的一种来源是振铃。振铃具有多个谐波分量。 问题 PCB具有2个开关模式电源（SMPS），它们是Semtec TS30011 / 12/13系列芯片。（资料表）仔细检查后，功率输出上有振铃（在电感级之前），SMPS 1的振铃频率为145MHz，而SMPS2的振铃频率为128Mhz。值得注意的是，它们承受的负载不同。它们的原理图是相同的，其布局有些不同，但80％相同。 我必须采用哪些布局选项来降低EMI噪声？ 我正在忙于调整进入电感器的走线厚度以减少杂散电容 请注意，在布局中看不到GND浇注，将所有Caps很好地绑在一起 我不知道如何调整滤波器组件以减少振铃。 测试结果（3M，垂直方向） 原理图和布局1 可以通过将铁氧体磁芯放置在设备的电源电缆上来解决此问题，但是由于各种成本和美学原因，这不是最佳解决方案。 电感器前测量 两个SMPS彼此相邻的布局 所有关于GND的参考都是隐藏的，下面的电源层为Vin提供5-12V的电压，它们各自固定为输出3V3

11 pcb-design  layout  emc 

目前，我对Buck-Boost转换器有疑问。我的Buck-Boost转换器的原理图如下所示： 我使用了霍尔效应传感器LV25-P和LA25-NP来测量Buck-Boost的输入电压和输入电流。然后，信号由换能器测量并发送到信号调节电路（该图右侧）。对于信号调节电路，我使用LM358制作了电压跟随器。最后，信号被发送到ADC。 我使用的IGBT是IRG4PH50U。驱动程序是TLP250。TLP250的电源供应器为+ 15V，其接地称为“中间”。开关频率为20KHz。 我将光伏仿真器Chroma ATE-62050H-600S用作降压-升压的输入源。输出端带有20 Omh的电子电阻。我将IGBT的占空比保持在49％。结果如下所示： 其中通道1是指信号状态电路前面的端口“ LA”处的信号。通道2表示端口“ 1”处的信号，该端口位于带有LC低通滤波器的信号调节电路的末端。通道3是由电流示波器探头测量的输入电流。 结果不是很好。我真的很想消除这些尖峰。最近，我阅读了一些有关接地反弹的文档，例如，什么导致我的DC / DC升压转换器产生大的振荡？这是地面反弹还是其他影响？ 我保证这是由地面反弹引起的。但是，我没有解决方法。 任何帮助将不胜感激。 你好，@ BruceAbbott。是的，我有3个理由。 一地与换能器和LM358有关，我将其标记为“三角形”。第二个接地与驱动程序TLP250有关，我标记为“ D_GND”。第三个是降压-升压的接地，我标记为“ GND”。如右图所示，我使用0 Omh电阻将它们连接在一起。当我测量通道1和通道2中的信号时，我连接的接地是P6。 作为对@PlasmaHH的请求，我添加了原型和PCB布局。 最近，我尝试了@PlasmaHH的解决方案，结果如下所示： 通道3是由电流示波器探头测量的输入电流。通道1和通道2引用相同的端口，即端口“ 1”。但是，通道1使用接地天线，而通道2没有使用接地天线。我们可以看到一些涟漪已减少，但并非全部。 我还尝试了我的Boost电路，这是我以前的工作。结果如下所示： 其中通道1使用接地天线，而通道2没有使用接地天线。从该图可以看出，所有的纹波都减小了。 从上面的讨论中，我认为@PlasmaHH是正确的，但不是全部。@carloc和@rioraxe提供了一些解决方案，我认为它们可能会起作用。我阅读了Jeff Barrow的文章，http： //www.analog.com/library/analogdialogue/archives/41-06/ground_bounce.html 。我认为反弹是元凶。我为Buck-Boost做了一些分析，如下所示： 这些图给出了开关接通或断开时的两个不同的电流环路。从该图可以看出电流回路面积的变化。我提出了一种设计PCB布局的解决方案，如下所示： 我要使用这种布局的原因是，我发现两个电流回路的电流方向相同。因此，我只需要考虑如何减少粉红色区域和绿色区域。 这是我的PCB布局，尚未完成。我只想知道它是否有效。 粉色线表示打开开关时的电流回路，绿色线表示关闭开关。白色区域是电流回路的变化。 那么，大家，您认为还好吗？ ——————————————————————————————————————————————你好，我做了一些新的变化。首先，我减小了电容的大小，因为我发现我并不需要那么大的电容。然后，我减少了电感GND和Cout之间的走线。这对减少杂散电感有效吗？” 嗨，我刚刚更新了PCB布局。你能帮我检查一下吗？ 我进行了一些更改： 将IGBT和二极管制成一个散热器，以减少环路面积。 在底部做了一些组件，但是我真的不知道是否可以。 将地面连接在一起，就像我在图中标记的白色圆圈一样。 我不知道如何测量瓶盖的ESR。但是我检查了一些文件。它说： “输入电容为100V 470uF。其ESR为0.06欧姆。输出电容为250V 47uF。其ESR为0.6欧姆。” 最近，我制作了新的PCB板，如下所示： 结果很好，如下所示： 输入电流的尖峰较小。但是，我不确定是否可以进一步改进。 顺便说一句，我还测试了输出电流和电压，如下所示： …

11 ground  layout 

我正在开发一个由3个电压供电的四层板-1.8V，3.3V和5.0V。该板具有以下堆叠： 讯号 地面 3.3伏 讯号 接地层和3.3V平面完全没有损坏。它们上没有信号或电源走线。 我正在使用三个LP38690DT LDO供电-这是我的电路。 单击此处查看大图。 我担心的是这些设备的布局。该数据表提出以下建议 最好的方法是在器件附近布置CIN和COUT，并以短走线连接到VIN，VOUT和接地引脚。调节器接地引脚应连接至外部电路>接地，以便调节器及其电容器具有“单点接地”。 我对“单点接地”一词感到有些困惑，但是我尽最大努力遵循数据表中给出的建议-但我不确定我是否正确： 请注意，红色文字仅是为了使此处的人员更清楚-之后，我将其删除。每个稳压器直接连接到电容器，稳压器的接地引脚直接直接连接到电容器的接地引脚。这是数据表意味着我应该做什么？ 数据表上继续说 由于高电流流经进入VIN且来自VOUT的走线，因此Kelvin将电容器引线连接至这些引脚，因此与输入和输出电容器串联的电压降不会降低。 Kelvin connect是什么意思？我知道开尔文连接是什么-我不明白这对于LDO而言是什么意思。 我的第三个问题是关于所有三个监管机构的。正如我所提到的，每个IC均通过将其电容器连接到接地层的同一通孔作为参考接地。但是，我应该将所有三个调节器都连接到同一接地点吗，即是否应该将所有三个调节器都连接到“单个接地点/通孔”？ 最后，输入电压由一个4点通孔连接器馈电，该连接器在两个导体上承载6V，在另外两个导体上承载GND。GND引脚直接连接到接地层。这样可以吗？还是应该直接通过粗线将GND引脚连接至稳压器的GND引脚？ 注意：布局图未显示任何连接到稳压器输出的内容。还行吧。我仍然必须将我的IC连接到电源。还：调节器下面的栗色不是网。这是Altium在PCB布局中显示“房间”的方式。 当前要求 大部分电流来自5V电源。5V电源连接到LCD显示器，该显示器将最大 400mA（背光打开时）-但通常约为250mA。 3.3V电源将汲取最大值。300mA（不连续），但通常约为150mA或更小。 1.8V是为我的电路板的CPLD核心供电。我无法估计这一点，但已经对其进行了测量。在启动时，该电流约为30mA，但随后降至0mA。看来我的仪表不够灵敏，无法实际测量电流。我认为200mA将是一个安全的选择。 更新版式： 我希望这就是这里的人们的意思。我不确定是应该倒一个大的铜还是三个倒的铜，所以我选择了三个倒的铜。 更新版式（再次）： 我现在做了一个大的铜倒而不是三个独立的倒。我不确定如何使用多个过孔将3.3V电压连接到电源板上，因此上述是我的尝试。我做了一点填充并将其直接连接到我的输出电容器。从那里我有4个通孔，每个通孔的尺寸为25毫米，直接连接到我的电源板上。这是更好的方法吗？ 填充物与其他物体之间的间隙约为15毫米。我应该增加这个吗？

11 layout  ldo 

我的板上有两个DB37连接器，这些连接器最终连接到CPLD。所有这些连接/信号都是设备的输入。 为了防止ESD，我使用TVS二极管ESD9C3.3ST5G。我有这样的董事会： DB37->二极管->上拉电阻-> CPLD。 1K上拉用于不同的目的，与ESD保护无关。我的PCB为4层，具有以下堆叠： 讯号 地面 3.3伏 讯号 二极管通过通孔接地。通孔的走线较厚-比CPLD的走线厚。除了通孔焊盘和过孔之外，接地层是完整的。我认为这至少可以防止轻微的ESD。但是我需要进一步做些什么？这不是商业设备，将在内部使用-但是我确实需要它可靠。 我想到的一件事是在二极管和CPLD之间增加串联电阻（大约22欧姆）。但是，由于CPLD上的所有引脚都是输入，因此它们已经是高阻抗的。ESD 应通过TVS二极管接地。我的假设正确吗？ 我还读到与二极管并联增加一个电容器会有所帮助。我的信号速度不高，因此不会太大失真。但是，请注意，由于我有74个信号，因此我将必须使用这些上限中的74个。所以在我添加这些内容之前，我想知道这是否值得。 这是布局的特写： 最后，最后一个问题-以上是我开发板的输入端。从某种意义上来说，输出是相似的，因为我还有另外两个DB37连接器和一个CPLD。在这种情况下，CPLD的引脚为输出。 布局是这样的：CPLD-> MOSFET-> DB37 在这种情况下，我没有任何二极管。但是，正如我最近读到的那样，MOSFET对ESD的敏感性比其他器件要高得多，我也应该在这里添加二极管吗？MOSFET的漏极连接到DB37。然后将该DB37连接到前面所述的输入侧DB37。 如果MOSFET导通，则其漏极-源极电阻将非常低。因此，这可能是ESD派克通过而不是另一端的TVS二极管吸引人的途径。我是否也应该在此处添加TVS二极管，对吗？如果是这样，天哪，还有72个二极管！

11 layout  esd  tvs 

我正在制作一块板，它将以PDIP封装托管一个ATmega 162微控制器。不幸的是，VCC和GND引脚对角排列。据我了解，电容器应尽可能靠近引脚，以发挥最大作用。 现在，我可以看到三种连接电容器的方法。将电容器走线至电容器，使它们与两个引脚之间的距离相等，将电容器放置在靠近地面的地方，然后将电线连接至VCC，或者将电容器放置在VCC附近，然后将电线接地。也总是有“以上皆非”选项。 在这种情况下，如何做出正确的决定？还是无关紧要的？

11 layout  decoupling-capacitor 

将接地层连接在一起的最佳方法是什么？ 我知道接地层在多个位置连接在一起，以便在整个电路板上保持低阻抗GND并为信号提供返回路径。 但是，除了通孔非常靠近每个去耦电容之外， 我看到了这样的布局，其中在许多通孔上添加了网格图案，间距为板上最大波长的1/20。 在其他板上，过孔沿着走线放置（例如“ 过孔的位置以连接接地层 ”）。 我已经看到过孔是随机散布的。 还有一种组合：沿线的过孔+在GND平面上随机散布。 有明显差异吗？ 我想要实现的是良好的信号完整性，低辐射和良好的电源去耦。

11 pcb  layout  ground  routing  via 

我知道，一个基本的MOSFET包含源极和漏极，它要么是NMOS要么是PMOS。在源处由箭头指示。但是，让我们看一个伪造的NMOS。 在这里我们可以很容易地看到，引脚是源极还是漏极完全取决于连接。没有连接，此设备是对称的。但是，请看一下常规的MOSFET符号。 所有这些符号将一个引脚标记为源极，将另一个标记为漏极。这是为什么 ？为什么此符号不像设备那样对称？ 在Cadence上工作时，原理图符号都具有标记源的这种类型的符号。但是，当将其用于制造时，源和漏将由连接而不是符号决定。

10 mosfet  layout  symbol  fabrication 

我正在使用带有LQFP208封装的全新STM32F429的项目进行开发。 由于预算低，我需要自己焊接前几个原型。我选择此包装，以便检查是否是布线/固件问题还是焊接问题。 在该项目中，有LCD，CAMERA，ULPI和32b SDRAM总线以及其他一些较慢的接口。 FMC BUS仅用于SDRAM，项目不需要其他存储器。 PCB堆叠是标准的4层S-GND-VCC-S。 我需要有关路由SDRAM / MCU接口的最佳方法的建议。 这里有两种可以完成的设计： 左迹线的走线最好是短的，但最好不要留出太多的长度，因为短走线的传播延迟很低，因此不需要。LCD / ULPI / CAMERA总线可能在外部路由很多问题。 正确的选择可能会更好，走线稍长，但长度匹配的空间很大，而且仍然不需要终止。LCD / ULPI / CAMERA总线将在外部布线，但它们将在很多方面满足SDRAM总线的要求，因此这些总线上的通孔数将增加，并且布局将更加复杂！ 编辑： 由于其他一些因素，双方组装都是必须的。 您能解释一下选择哪一个，为什么吗？ 编辑2： 在填充pcb之后，我选择了左边的那个，所以右边的没有太多的空间。 这是初步结果。 仍接受建议以改善布局： 编辑3： 增加了电源和接地过孔： 谢谢！

10 pcb  stm32  layout  sdram 

我确实是PCB设计的新手，所以我对它的所有方面都是新手。我最麻烦的实际上是选择合适的组件。我遇到的麻烦是，我真的无法使用从Google或其他地方找到的大多数组件。 要在板上使用组件，我希望能够将其粘贴在某些PCB设计软​​件中，并能够在原理图中使用它，将其放置在PCB上并模拟其行为。但是，这似乎无穷无尽。我遇到的问题是： 我在任何地方的任何组件库中都找不到该零件 我找不到该零件的仿真（SPICE / IBIS）模型 我找到了SPICE模型，但是它适用于某些不同版本的SPICE，无法正常工作 我在库和仿真模型中找到了该组件，但它是过时的组件，不建议用于新设计 其他一切都很好，但是我找不到该组件的SMD版本 最终结果是，在浏览Farnell组件清单时，我不得不根据可以在某些库中模拟并找到的内容来选择组件，而不是选择最适合设计的组件。似乎不应该这样。 有没有办法真正拥有一个大型的组件库，而所有这些组件都存在于其中？到目前为止，我所见过的最好的Eagle带有独立于Farnell社区站点的每个制造商的组件库。但是，由于我通常在库中找不到我想要的制造商想要的组件，所以即使这样也严重缺乏，而且显然没有针对它们的仿真模型。Eagle还具有出色的DesignLink功能，但在这种情况下似乎无济于事。 例如：我正在寻找具有晶体管输出，4引脚SMD封装和100％或更高CTR的通用光耦合器。我希望能够比较一些选项，而不是选择可能适用于我的仿真软件和PCB设计软​​件的一个选项。 商业解决方案还可以。

10 simulation  layout  component-selection 

我正在布置空间受限的PCB。通常，我将25MHz晶体放置在尽可能靠近使用它的芯片的位置。但是，在该PCB上，确实还有其他东西需要晶体所需要的空间。 将晶体从芯片移出约5-7mm到底有多严重？ PCB主要是数字电子产品，但距离晶体约20mm处会有一些模拟物。

10 pcb  layout  crystal  emc 

EAGLE CAD有哪些设施可用来帮助对匹配的长度组和差分对进行布局？您可以在自动路由器中应用这样的约束吗？作为此的后续措施，哪些（其他）免费的Electrical CAD工具支持此类功能？ 编辑 如果您不相信有任何免费的CAD软件包支持该设计功能，那么有哪些低成本的选项可以支持它呢？

10 layout  eagle  constraints 

我正在尝试学习PCB设计，从我所阅读和看到的内容来看，似乎存在三种不同类型的通孔： 通孔-贯穿整个电路板 盲区-从顶层或底层到顶层和底层之间的某个层，但并非一直如此 埋藏-位于顶层和底层之间 它看起来像大多数半复杂的电路板，我有机会去看看是4层板，这通常一层是专门为GND，另一个VCC，然后其他两个有痕迹。我的问题是，当尝试将焊盘或走线从一层连接到GND或VCC层时，哪种通孔最合适？我之所以问是因为我本以为应该使用盲孔或掩埋通孔，但是似乎我看过的大多数电路板都是通过通孔使用的，并且似乎在不应该连接的层上的通孔周围只有一个停靠点至。是否有理由使用该方法而不是使用盲孔或埋孔？

10 pcb  pcb-design  layout  eagle 

已关闭。这个问题是基于观点的。它当前不接受答案。 想改善这个问题吗？更新问题，以便通过编辑此帖子以事实和引用的形式回答。 5年前关闭。 我仍在使用PCAD2006进行原理图捕获和PCB布局。我对此不太满意；这是相当多的问题，但这是我拥有大量图书馆的一个后遗症。 由于我在使用PCAD时遇到问题，并且Altium不再支持它，因此我正在寻找一种替代方法。购物清单： 免费或低成本（Altium Designer已淘汰） 董事会规模没有明显限制。例如，应该可以使用Eurocard（160x100mm）或200x150mm。1平方米不应该。一些免费包装的IIRC限制为100x80mm。 格柏输出 PTH和SMT组件的广泛库 真高兴：实时DRC 有什么建议吗？

10 schematics  layout  eda