Questions tagged «layout»

我正在尝试为带有STM32 MCU的Quad SPI NOR闪存MT25QL256ABA1EW9-0SIT做好布局。我的问题是我发现存储芯片的引脚分配非常不便。我已经设法以信号彼此相邻的方式交换MCU端的引脚，但这仍然很困难。遵循Micron Quad spi布局指南，我设法： 不拆分下面的接地层（这是2层PCB）， 使时钟信号变短，并尽可能减少弯曲， 不使用VIAS进行信号路由 但是，我没有设法： 通过计算带状线来保持任何合理的阻抗（实际上没有多少空间和许多信号） 保持信号长度相似。 这是布局： 放大图像后，您可以在存储芯片焊盘上看到网络名称。我想问您一个，您认为这种设计足以进行80 Mhz的时钟传输。为了进行比较，芯片内部的粉红色形状为18 x 8 mm。将GND多边形浇注架搁置以提高可见性。我将不胜感激。

10 pcb  stm32  spi  layout  high-speed 

请总结一下多指（MF）与单指的晶体管布局的优缺点。 在EDA工具中布置具有特定宽度和长度的MOSFET时，关于栅极的形状，有两种选择： 1）单条纹（经典情况）（一根手指）； 2）几个条纹（几个手指）。 假设（基于各种Internet论坛）： 1）MF为高W / L或L / W的晶体管的布局规划提供了更大的灵活性。换句话说，允许使布局更像正方形。 2）MF 在需要时可以更好地匹配晶体管。例如，如果使用普通质心技术。 3）MF布局减小了栅极电阻（对于AC）。如果是这样，您能解释为什么吗？ 4）如果存在技术限制，则MF会降低栅极中的电流密度。 有知识的人可以比较这两种方法吗？ 图1：一根手指。 图2：两个手指。两个并联的晶体管（宽度相加）。 图3：两个手指。两个串联的晶体管（加长）。

10 mosfet  layout 

我将在新项目中使用2.4GHz收发器。PCB材料为FR-4，厚度为1.6mm，连接器为SMA。我的疑问是应该具有50欧姆阻抗的RF走线。使用AppCAD 4.0，输入下面显示的参数，从RF迹线到GND的Width = 45mils和Gap = 8 mils，我得到了50欧姆的结果。我在在线计算器上也得到了几乎相同的结果。这种组合（45/8密耳）对您来说合适吗？ 我还能做些什么来改善布局？问候。 透明视图： 编辑：这是我的最终布局... 编辑：较新...

9 rf  pcb-design  layout  wifi 

这是我第一次设计全桥驱动程序。我在输出端响铃时遇到问题。我为此做了一个PCB。这是板顶部的图片。 背面 输入到L6498驱动器，死区时间为250ns 全桥的空载输出电压 输出，带空载变压器CH1：变压器电压CH2：变压器电流 完整设定 我遇到的问题是连接负载时输出波形顶部的振荡。向变压器施加负载只会使振铃更严重。我已经测试了所有MOSFET的栅极，即使加载了变压器，其波形也非常干净，没有尖峰。唯一的问题是电桥输出波形。该评估板的中央有一个1uf薄膜电容器。我尝试在MOSFET旁边的主电压轨处添加一个2200uf电容器，如下图所示。我也有一个电流互感器来测量电容器电流。 添加电解电容后，即使仍连接变压器，输出波形也会改善。CH1：全桥输出电压CH2：电解电容器电流。 问题是：在整个桥的极轻负载下，电解盖会变热。在高负载下，通过电容器的电流在峰值时约为30安培。电容器很热。如果在电源轨上增加更多电容会改善振铃，我应该使用哪种电容器？更大的薄膜电容器会帮助振铃吗？响铃是布局问题吗？如果是这样，那么PCB电源走线应该更短吗？

9 power-supply  capacitor  mosfet  switch-mode-power-supply  layout 

回答： 布局没有什么大不了，事实证明，当与我们使用的PHY IC配对时，以太网变压器的插入损耗超出规范0.2dB。 题 千兆以太网的PCB布线是否有明显的错误？ 千兆以太网具有许多设计约束，由于PCB上组件的布局，有时无法遵循所有设计规则。执行千兆速度并馈入POE电源需要此设计。 它还必须通过FCC EMC / EMI和ESD测试。 我已经阅读了几乎所有可用的应用笔记（TI，Intel..etc）。据我所知，我已尽我所能地跟随他们。迹线以差分对的形式布线，并具有最佳的间距以防止串扰。每段最少使用2个通孔/桩。它们尽可能地对称，并且后磁对每对都匹配在1.25mm之内，预磁对它们在2mm之内匹配。走线在最底层布线，以避免跨越多个电源平面作为参考。 但是，这种设计提出了一些挑战，我对此缺乏经验，无法评估。即，您何时选择违反设计规则，以及在多大程度上可以摆脱设计规则。 特别 RJ45和Magnetics必须原样放置。从RJ45到Magnetics的走线长度匹配在2mm以内，并且全部以差分对的形式放置。但是，这有点混乱-这会导致GBE性能出现问题吗？ 由于限制因素，磁性元件下面有两个中心抽头走线（对于POE）-这会成为EMI问题吗？（应用笔记建议避免在磁性材料下方的区域） 后期磁学有两个要警惕的特性-晶体振荡器和变压器（在切口中），这可能会增加信号的噪声，如何避免这种情况？ PHY端的VIA / Stub是否以可接受的方式布置？ 我缺少此布局的明显缺陷吗？

9 pcb-design  ethernet  layout  magnetics  routing 

我正在为两个高端开关设计PCB布局。您可以在下面看到我当前布局的图片。 未来PCB的铜重量可能为2 oz /ft²（双面）。我使用两个p沟道MOSFET（IPB180P04P4）。我希望右侧的MOSFET为10安培（我选择非常接近最小占位面积，Pd约为0.2 W），而MOSFET则为15安培（U2，峰值为30安培，Pd约为0.45 W，最大1.8 W）在左侧（U1，8平方厘米的铜）。 IC1是电流传感器。 接线端子（U15，U16）属于以下类型：Digikey上的WM4670-ND。 为了在这种类型的PCB上吸收这么大的电流，一位在线计算器告诉我，我需要20毫米的走线。为了节省空间，我决定将这条大迹线分成两条迹线（一条在顶部，一条在底部）。我将两条走线都用过孔图案连接（在2x2mm²的网格上，钻孔尺寸为0.5 mm）。我没有这种布局的经验，所以我看了看其他电路板，然后选择了一个对我来说似乎很公平的尺寸。这是通过模式正确的方法吗？ 在MOSFET下，我使用相同的图案，但钻头尺寸较小，为0.3 mm，以形成热结。如此大小的焊料会更好地流动吗？到目前为止，没有一个通孔被填满... 我还考虑在这些走线上没有任何阻焊层，那就是在铜上施加一些阻焊剂。 我还担心MOSFET的焊盘。我没有选择不用铜覆盖它们。我以为设备可以通过这种方式自动居中，但这可能会增加阻力... 请随时评论布局！ 谢谢 ！ 编辑1 我略微改进了设计。我在MOSFET的散热垫下添加了更多的过孔。MOSFET下有一些裸铜（如果将来我想增加一个散热片）。 请随意发表评论 ！先感谢您 ！ 编辑2 此设计的新更新。我增加了MOSFET引线周围的铜面积。那应该降低这些走线的电阻。 我在顶层和底层之间添加了更多的过孔，以改善这些层中的电流分布。 我问制造商是否可以在设备下面插入通孔以改善散热。他告诉我那是持久的。 我认为我不会改变其他任何事情。这是我最好的猜测，因此如果没人有任何评论，我可以尝试一下。

9 pcb  mosfet  layout  high-current  power-dissipation 

我正在尝试为我们正在完成的一项工作中正在建造的无线电望远镜做电路板布局。 这是整体系统拓扑： QRFH用于“四脊饲料牛角”。这是一种比较深奥的天线类型。 基本上，其目的是通过原位校准和漂移跟踪来实现极高精度的测量。有一个内置的系统用于测量天线SWR，以校准由于温度变化引起的物理变化导致的漂移，通过将SWR振荡器直接馈入分析仪的能力对SWR校准器进行校准，以及可选的导频音，以便进行跟踪频谱分析仪中的振荡器漂移，噪声二极管，终端和用于测量本地RFI的小偶极子。 此处所有内容的完整PDF 无论如何，这是我当前的布局： 更新的布局： 原始布局： 叠起： 顶层： 地面1： 电源和互连： 地2： 总体看法： 考虑到我打算使用的板房中FR4的电介质，所有传输线应在50Ω的〜1Ω范围内。 目前，它打算在50-300 Mhz的频带内工作，因此并不需要更多深奥的电介质，但我正在考虑中。 LNA放大器是带有TCBT-14偏置三通的CMA-5042微型电路。 通过CLM-83-2W +在I / O上提供ESD保护器。 射频开关是JSW6-33DR +（6P开关的性能比2P开关更好，因此我在2P开关位置也使用6P开关。价格差异可以忽略不计）。 可变衰减器均为DAT-31R5-SP。 基本上，我正在寻找一些东西。 我的布局至少看起来看起来很合理吗？ 我有在射频走线下运行的开关和衰减器控制走线，尽管它们之间有一个接地层。我认为这不是问题，但是RF很奇怪。 我尽可能将阻焊层与所有RF传输线保持隔离，在SMT部件周围只有很少的障碍物，以防止焊料顺着走线走。 通常，我之前没有做过RF布局，所以我很感谢任何输入。

9 rf  layout  transmission-line 

在PCB的与IC相同的一侧上放置去耦电容器有多重要？我极度缺乏设计空间，将盖子放在底侧确实很有帮助。 我想这不能说不好，因为BGA封装似乎使用的是设计这种技术多比我（一个67MHz MCU）更快。 但是随后诸如去耦电容，PCB布局之类的问题充满了有关通孔增加电感的可怕故事。

9 microcontroller  pcb  layout  high-frequency  decoupling-capacitor 

几周前，我做了一块两层板，上面有专用的接地层。我将90％的信号路由到顶层，而对于最后10％，我不得不将它们路由到底部（接地）平面。 有人告诉我，一般来讲，接地平面损坏是一种不好的做法，因为它不如坚固的接地面有效。为什么会这样呢？ 这也适用于动力飞机吗？作为最后的选择，我是否应该仅通过Vcc飞机路由信号？如果这样做我会牺牲什么？

9 pcb  layout  ground 

可以通过此链接查看此帖子的最旧版本。 这是我重新设计的布局。您又怎么看？ 10-32V至5V 1.2A SMPS降压稳压器设计。IC是英飞凌的IFX91041。 以下是原理图和布局：http : //www.mediafire.com/?69e66eje7vda1 （对于5v 1.2A和35V 4A，我都得到了45平方厘米（〜6.98英寸²）的面积。）

9 pcb  layout  switch-mode-power-supply  buck 

我正在学习布局PCB，最近遇到了让我感到好奇的实践。芯片被动板的焊盘蚀刻成椭圆形/圆形，而不是所有示例库甚至IPC-7351B标准中都使用的矩形（您可以下载LP Viewer进行免费注册并自己查看）。以下是示例（我用黄色标记了有趣的焊盘）： 小猎犬板： Arduino的兆丰： 问题是：这些圆形护垫有什么用？我应该使用它们而不是矩形来使我的板看起来更“亲”吗？ 我最初的想法是，这可能是因为它可能更适合回流焊接，但是我对此感到有些困惑。我看到的这些优点之一是，在这种圆形焊盘周围没有更多的布线空间（没有“尖锐”的边缘）。

9 pcb  surface-mount  layout  pads 

我已经看到有关接地平面设计的相互矛盾的资料。 我在工作中多次被告知，只需将一个大型地面飞机打一下就可以了，而且效果很好，无论如何我们都不会处理任何高频的东西。 但是，我查看了使用MHz范围时钟的SMPS数据表，它们都显示了复杂的接地布局设计。 我的问题是，您在使用单个平面与设计接地平面之间的界限如何？例如，当频率高于某个阈值时，或者需要某种灵敏度时，或者将特定数量的功率倾倒到地面上时？ 通常，分家给您带来哪些好处？噪音少吗？更稳定？

9 ground  layout 

介绍： 我是第一次设计一种业余电子设备，使用STM32来控制烙铁头。我阅读了许多PCB布局文件，并从该论坛中获得了许多信息。这是我的第一个结果，我将让该设计由PCB制造商制造。 由于这是我的第一次尝试，因此在将设计发送到工厂之前，我想请一些建议来检查我是否做错了。 该PCB将是双层PCB。 组件将要手工焊接。 我正在设计EAGLE教育版的PCB。（仅限2层） 晶体布局： 从这份文件中我学到了： 在底层有一个GND岛，在顶层有一个保护环以保护OSC信号。 隔离的接地岛应连接到最近的MCU接地。 保护环应通过通孔缝合到接地岛上。 信号不应穿过隔离的地面区域。 OSC的信号路径应尽可能对称。 OSC的信号路径应尽可能短。 负载C的返回路径通过通向地岛 我的OSC在8 Mhz中运行；负载C为18 pF。 我希望我能正确理解规则，并在业余爱好板的范围内正确布局。 功率和去耦C： 我正在使用0603上限。我想使接地平面尽可能完整，所以我不希望信号走线到达底层。但是我也不能将去耦C保留在顶层。这就是为什么我将去耦C移到底层。如果可以提供任何想法，可以在顶层进行走线和去耦C，将非常感激。 我得到的规则是： 去耦电容C应尽可能靠近VDD / VSS对放置。 电源首先通过去耦C，然后到达VDD / VSS引脚 MCU具有本地+ 3V3和GND。它们是从单一点进料的。 保持平面图不被切割。 对于VDDA，需要一个铁氧体磁珠。 如果需要多个C，则将较小的C放置在靠近VDD / VSS对的位置。 请问我的布局是否合理。 ADC信号： 对于我的应用，需要一个热电偶信号，该信号位于烙铁头中。尖端的内部有一个加热电阻和一个热电偶，并且热电偶和热电阻共享一条共用的返回路径。在未施加加热器电压的时间段内测量热电偶电压。 我正在使用一个非常简单的同相运算放大器来放大信号。我担心的是： 发热元件的返回电流是否会对单片机产生较大的干扰。（由于仅当没有加热器电流流动时才测量热电偶电压，因此电流影响运算放大器并不重要） 像我在设计中所做的那样，将运算放大器VSS直接连接到接地层还是将其连接到热电偶（-）更好？还是其他选择？ 示意图： 我正在使用STM32F103C8T6。根据数据手册，VDD / VSS对为.1uF和2x 10uF。对于快速信号，我放置了电阻以提高边沿抑制能力。放置了一个帽，用于过滤复位线。我正在使用SWIO通过SDO跟踪调试端口。 以下部分是我当前的PCB设计： -示意图： -最佳： 虚线是用于分离VDD引脚和+ …

9 pcb-design  layout  decoupling-capacitor 

BGA DDR封装具有独特的外观。设备两侧有两列焊盘，中间有一列空白。 这些焊盘的放置背后是否有理由（就PCB布局而言），或者这仅仅是ddr3硅芯片设计的结果？ 更具体地说，我想知道的是，是否有任何技巧/窍门/指南将DDR模块直接放置在板的两侧，或者彼此非常靠近？

9 pcb-design  layout  ddr  ddr2  ddr3 

这个问题的灵感来自PCB上的无连接器USB。我在AliExpress上看到了一个很酷的USB LED，可以将其插入任一方向： 我想用类似的对称无连接器USB插头来构建电路板，但是我很确定连接器未使用的一侧会与大多数USB Type-A的金属套管内侧上的两个卡舌短路。插座： 由于AliExpress板工作正常，因此我假设其电路的一部分可以处理连接器上+ 5V引线接触套管的情况。我敢打赌，责任在于在连接器附近的板上看到的两个二极管。 如果这些假设正确，您是否可以画一个局部示意图，以显示二极管与连接器两侧之间的关系？如果没有人回答，我将在这些USB LED板之一上使用一个连续性测试仪自行推断电路，然后发布答案。但是我是电子设计的新手，我很感激真正了解该电路中发生的事情的人的专业知识，而不是我自己用万用表进行的错误观察。 还有一个额外的额外问题：几乎所有其他公头USB插头上都没有的速卖通板上连接器上的两个小角度部分的功能是什么？ 他们有事吗？他们是赛车条纹吗？

8 usb  diodes  rectifier  layout