Questions tagged «emc»

我一直在阅读Henry Ott撰写的《电磁兼容性工程》中的EMI问题。（很棒的书顺便说一句）。 主题“ PCB布局和堆叠”（aka第16章）之一是有关地面填充的部分（16.3.6）。从根本上说，应尽量减少用接地填充填充连接器焊盘之间区域的“返回电流路径”。完全可以理解，但是最后在同一节中指出：“尽管通常与双面板上的模拟电路一起使用，但不建议将铜填充用于高速数字电路，因为它会导致阻抗不连续，从而可能导致阻抗不连续。功能问题。”。最后一部分使我有些困惑，因为我希望对于高频信号（尝试并遵循信号轨迹），较长的路径会减少。谁能解释为什么这样做？

15 pcb  emc  groundloops 

我正在设计一个使用Hirose DF12连接器连接到主板的小夹层PCB 。 四种不同的电压传送到该PCB：±10v，3.3v，48v（和地）。它们通过DF12连接器之一。 这两种方式中的哪一种是在连接器上布置电源和接地连接的首选方式？ 第一种方式：每种力量都有自己的立场。 第二种方式：所有电源共用单个接地。

13 power  pcb  connector  emc 

我正在使用高压电路（用于除颤器电容器测试的电压为2.1 kV），并且正在使用arduino控制电源，使用串行接口从笔记本电脑读取所需的信息。在大多数情况下，电路工作正常，但在测试后的电容器放电过程中，有时会不时地触发电路，而无需操作员按下按钮。有时串行监视器也会失败。我认为是这样做的，因为Linux会在短时间内停止看到USB端口，而USB本身会以其他名称重新出现。我认为发生这种情况是因为在放电过程中，电磁场会在电路中感应出电压，所以我的问题是如何使电路免受此类影响，或者我可能是完全错误的原因。 该测试的重点是测量电容器的充电时间。充电时间定义为从电源开启到电源所提供的电流接近0的时间。使用继电器将enable1和enable2连接到使能电源，当电源输出大约为1时，电流读数可提供信息。零安培。在放电期间，放电电阻器手动连接到DUT。

13 arduino  electromagnetism  high-voltage  interference  emc 

我想知道为什么数字示波器使用开关电源而不是线性电源。 SMPS的效率更高，但在高频开关（PWM）期间会产生一些噪声，还会产生EMI，从而影响显示屏上显示的信号。

12 switch-mode-power-supply  oscilloscope  emc 

对超级用户提出了以下问题：电缆上的圆柱是什么？ 该气缸如何工作？据我所知，即使您将一根电缆插入电缆的任何一端，任何HF信号也应直接通过电缆。 是否有一个等效电路可以更好地说明原理？ 编辑 在我的问题中，我假设导线穿过由铁氧体制成的环。当然，还有另一种可能，即铁氧体环绕铁氧体，从而形成了与电缆串联的（非常小，非常低的电感）电感器。是这样吗？

12 cables  emc  ferrite 

对于我正在做的两层小的两层板，我将顶层用于零件和信号，并将底层浇筑在底层，没有痕迹或痕迹很短，这是基于对我先前问题的评论和答案的 由于顶层太多了，所以切成碎片，这实际上使它变得毫无用处，因此，我也在尝试最小化IC和去耦电容之间的电流环路（如果我离开顶层，它将连接至电容和接地引脚分开，而不是在一个点上），因此出于上述原因，我决定完全不在顶层上使用铜浇注。 这种方法的问题是制造方面的问题，如果我正确理解，如果PCB两侧的铜不相等，FR4材料可能会包裹（尽管我不明白为什么通常的4层板不会发生这种情况）堆叠sig-gnd-vcc-sig），所以我回到了开始的地方 我一直在做很多研究，但仍然无法找到结论性的答案，而且我无法决定该怎么做。 这是一个示例板，右边的没有顶部铜板。 更新：根据您的意见，我对董事会进行了修改，以尽可能避免破土动工，但仍然无法决定顶层。

12 pcb  layout  emc  copper 

USB充电器产生的电磁干扰可能导致移动设备上的触摸屏出现故障，并出现诸如灵敏度降低或伪造触摸之类的症状。例如，请参见http://forum.xda-developers.com/showthread.php?t=1784773。 从电气角度来看，USB充电器的EMI如何导致电容式触摸屏出现故障？我可以理解EMI如何导致无线电通信失败，但我不知道它将如何导致触摸屏故障。

12 usb  emc  touchscreen 

我不时听到（和读到）为数字和模拟电路部件制造单独的Gnd平面是不好的。总结如下：“不要分裂Gnd平面，不要在其间留出缝隙。” 通常这没有明确的解释。 我最接近的解释是此链接：http : //www.hottconsultants.com/techtips/tips-slots.html。作者指出，回流电流将在间隙周围弯曲，从而使电流的表面积变大（该表面积的边界由“分离”和“回流”电流定义）： 不同信号的返回电流在间隙的拐角处被一起挤压，导致串扰。电流环路的较大表面积将发射并吸收EMC。 到现在为止还挺好。我的理解是，任何信号都不应通过这种间隙。假设您牢记这一规则，在Gnd平面中形成间隙（例如，在模拟电路部分和数字电路部分之间进行拆分）是否仍然会很糟糕？

11 noise  ground  emc  ground-plane 

我正在研究一种正在测试通过FCC B部分（CSRR 22）排放的设备。该设备在一个角度和极化（垂直）下发生故障，因为它的发射在100-200Mhz范围内，超过了阈值。 测试结果显示在145Mhz和128Mhz处有两个特征峰。宽带噪声的一种来源是振铃。振铃具有多个谐波分量。 问题 PCB具有2个开关模式电源（SMPS），它们是Semtec TS30011 / 12/13系列芯片。（资料表）仔细检查后，功率输出上有振铃（在电感级之前），SMPS 1的振铃频率为145MHz，而SMPS2的振铃频率为128Mhz。值得注意的是，它们承受的负载不同。它们的原理图是相同的，其布局有些不同，但80％相同。 我必须采用哪些布局选项来降低EMI噪声？ 我正在忙于调整进入电感器的走线厚度以减少杂散电容 请注意，在布局中看不到GND浇注，将所有Caps很好地绑在一起 我不知道如何调整滤波器组件以减少振铃。 测试结果（3M，垂直方向） 原理图和布局1 可以通过将铁氧体磁芯放置在设备的电源电缆上来解决此问题，但是由于各种成本和美学原因，这不是最佳解决方案。 电感器前测量 两个SMPS彼此相邻的布局 所有关于GND的参考都是隐藏的，下面的电源层为Vin提供5-12V的电压，它们各自固定为输出3V3

11 pcb-design  layout  emc 

在微控制器上使用弱内部上拉电阻（100k）时，我会遇到哪些不利条件？我想知道在这些弱上拉的情况下，敏感线（仅具有寄生走线/组件电容）如何受到EMI瞬变的影响。 具有3-4ms窗口的数字滤波可以降低产生瞬变的几率，但是在专业PCB上还有其他需要注意的地方吗？

11 microcontroller  emc  pullup 

目前，我正在设计一个GPS基站，它将具有无线电调制解调器（在407-480MHz广播），在60MHz运行的ARM7微控制器和FTDI USB芯片。FTDI USB芯片甚至在内部以480MHz运行，这在无线电的工作区内。由于来自PLL的所有谐波和高频（最终会从器件的电源引脚流出），因此我对这种PCB设计特别谨慎。 我们在同事之间进行了一些讨论，哪些做法最适合EMI防护设计。特别重要的是使微控制器“安静”。 目前，我自己的方法基于这个问题，更多的是去耦问题。根据建议，我将PCB设计更改为在微控制器下方具有局部接地层，该局部接地层与全局接地层分开。我使用芯片下的4个过孔将此本地平面连接到全局平面。FTDI USB UART桥也采用相同的做法。所有电容均应尽可能靠近走线，并以VCC和GND引脚短接的方式定向。 我通过电源层的通孔为电源供电。GND是本地平面，因此不需要通孔。我没有本地电源层，也没有使用铁氧体精确地分离平面。 但是，我的同事认为直接连接地面更好。他的设计不涉及本地地面飞机。所有4层都填充有地面，VCC是手动布线的。电容盖紧密放置，但有时GND连接没有直接连接到控制器的GND引脚。控制器下方的接地平面不是连续的，因为它已完全由于信号而破裂。 他的想法是，帽盖和引脚的接地非常牢固，这归因于全局接地平面和每个过孔。他对我的设计没有太大的信心，因为地平面是分开的。他的设计通过了EMCs测试，因此有点使我怀疑所有这些麻烦是否会产生重大的影响。我对此感到非常困惑，因为一些应用笔记告诉您绝对必须进行局部接地平面和良好的去耦布局。 我的问题简单地说是：哪种设计实践更适合EMI实践？ GND首先连接到与系统分开的本地平面。它在1个点连接到全局平面。 每个GND引脚均手动路由至全局平面。因此，这意味着所有GND连接都将获得自己的通孔。对于控制器下方的连续接地平面不一定很重要。

11 pcb  design  emc  decoupling  grounding 

作为绿色环保的树拥抱者，我已经将所有CFL灯都放在了家里。只需大约1/4或1/3的功率即可。不错，但是发荧光的灯会发出很多电磁干扰。这会给任何人带来麻烦吗？在您使用敏感电子设备的房间或房屋中，CFL或其他荧光灯与白炽灯相比有什么经验？是否有人坚持用钨钨来降低EMI？

11 light  interference  workbench  emc 

我最近正在使用基于GSM的系统，并且GSM模块的数据表中有以下建议： 模块和SIM卡之间应串联连接22Ω电阻，以抑制EMI杂散传输并增强ESD保护。 我尝试进行一些搜索，然后找到了文档《降低EMI的PCB设计准则》，其中有类似的说法，但没有任何解释。 在每个输出引脚上串联一个50 –100Ω的电阻，在每个输入引脚上串联一个35 –50的电阻。 另一部分说： （串联终端，传输线） 串联电阻是解决端接和振铃问题的一种廉价解决方案，并且是基于微机的系统的首选方法，在该系统中，最小化差模噪声也是一个问题。 还有一个可能相关的部分： 输入端的阻抗匹配 以及串联电阻都是最可能的解决方案。如迹线和输入引脚所示，驱动器上的电阻会增加输出阻抗，从而匹配输入的高阻抗 我在本文档中也发现了一些东西，“ 了解辐射EMI”说： 增加串联电阻？可能有帮助-较少的电流（好电流和坏电流）流过高阻抗-可以通过减少流过IC的电流来降低EMI 总而言之，我需要对该主题进行一些澄清，所以我的问题是： 串行电阻器如何实际降低EMI，原理是什么？

10 resistors  serial  noise  emc  theory 

这个问题与以下问题有关：PCB上辐射了什么？ 这些是倍福的EtherCAT工业IO模块。每个模块都通过100mbps LVDS连接到其邻居。每个模块都包含一个ET1200 ASIC，它可以处理总线上的所有通信。 我最近打开了一些书，看看他们使用了什么EMI滤波器。 他们似乎使用了很多滤波组件，这些滤波组件在ET1200 IC的数据表中（或我能找到的LVDS上的任何文档中）都没有提到。特别是，LVDS线路的装饰远远超过建议的单个100R终端电阻。 我相当确定绿色标记的组件是： 电容器类 铁氧体磁珠 共模扼流圈 我认为这是LVDS组件的原理图： 显然，他们必须添加所有这些组件才能通过EMC测试。我对铁氧体磁珠感到非常惊讶。我经常看到在那些位置使用电容器来实现交流耦合。我永远也不会想到要在其中放置铁氧体。 我正在设计使用ET1200 ASIC实现EtherCAT的硬件。我也想通过EMC，所以我想使用相同的组件是我的明智之举。 问题：我需要使用哪种电容和铁氧体磁珠值？是否有任何文件讨论了用于LVDS的此类EMI滤波技术？

10 emc  common-mode  ferrite-bead  lvds  ethercat 

我正在布置空间受限的PCB。通常，我将25MHz晶体放置在尽可能靠近使用它的芯片的位置。但是，在该PCB上，确实还有其他东西需要晶体所需要的空间。 将晶体从芯片移出约5-7mm到底有多严重？ PCB主要是数字电子产品，但距离晶体约20mm处会有一些模拟物。

10 pcb  layout  crystal  emc