哪种配置更适合下拉NPN晶体管的基极?
我正在和我的一位同事讨论下拉电阻。这是晶体管作为开关的两种配置。 输入信号可以来自微控制器或另一个数字输出以驱动负载,也可以来自模拟信号以从晶体管的集电极到微控制器提供缓冲输出。 左边是Q1,是我同事的配置。他指出: 基座中直接需要一个10K电阻,以防止Q1意外接通。如果使用右侧的配置(带Q1),则电阻将太弱而无法拉低基极。 R2还可以保护VBEVBEV_{BE}免受过压影响,并在温度变化时提供稳定性。 R1可以防止过流至Q1的基极,并且在来自"uC-out"高电压(例如+ 24V)的情况下,它会是一个较大阻值的电阻。将要形成一个分压器,但这无关紧要,因为输入电压已经足够高了。 右边是Q2,是我的配置。我觉得: 由于NPN晶体管的基极不是MOSFET或JFET之类的高阻抗点,并且晶体管的小于500,并且至少需要0.6V才能使晶体管导通,因此需要一个下拉电阻并不重要,在大多数情况下甚至都不需要。HFEHFEH_{FE} 如果要在板上放置一个下拉电阻,那么准确的10K值就是一个神话。这取决于您的功率预算。12K和1K一样好。 如果使用带有Q1的左侧配置,则会创建一个分压器,并且如果用于打开晶体管ON的输入信号为低电平,则可能会产生问题。 因此,为澄清起见,我的问题是: 10K下拉电阻是否是我每次都应遵循的经验法则?确定下拉电阻的值时要考虑什么? 每个应用中是否真的需要下拉电阻?在什么情况下需要下拉电阻? 您想要哪种配置,为什么?如果没有,哪种配置更好?