Questions tagged «decoupling-capacitor»

通常用于陶瓷的电容器,用于向本地电路提供瞬时能量。

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旁路电容器的特性
我正在阅读一些文章,包括去耦电容以及此应用笔记Xilinx配电网络。 我对配电系统中的电容器值有疑问。不幸的是,我认为我必须提出一些背景知识才能提出这个问题。 正如论坛帖子和应用笔记中所述,电容器的物理几何形状决定了自感。在去耦的情况下,可以将电容器建模为具有内部电阻,电感和电容的小型电源。在频域中,电容器的内部阻抗为“低谷”,其中低谷的起点(零点)由电容值决定,而终点(极点)则由寄生电感决定。槽的最低点由寄生电阻或电容器/寄生电感值(以较高的阻抗为准)的LC组合的LC谐振频率的最低值设置。 下图是说明电容器特性的图 这是共振频率的方程式。 感谢您赶上奥林12πL×C−−−−−√12πL×C \frac{1}{2\pi \sqrt{L \times C}} 通过这种推理,可以在给定的封装尺寸中选择最大尺寸的电容器,例如0402,并且极点的特性不会改变,只有零会移动到较低的频率(在图中,向下的斜率将是移至左侧以获取较大的电容值),从而可以绕过更宽的频率带宽。定义电容器上部的谐振极应该包含相同封装尺寸的任何更高价值的电容器。 稍后在应用笔记中,有一个称为“电容器放置”的部分,如Olin的回应所述,电容器的效率不仅与电容器的电感有关,还与电容器的放置有关。用通俗的术语来说,问题是这样的:随着IC开始消耗更多的功率,电压开始下降,去耦电容器看到该下降所需的时间取决于信号(电压)的材料传播速度。下降)必须旅行,基本上越近越好。在应用说明中完成了一个示例,如下所示 0.001uF X7R陶瓷片状电容器,0402封装的Lis = 1.6 nH(寄生自感和板电感的理论电感) Fris=12πL×C−−−−−√Fris=12πL×C Fris = \frac{1}{2\pi \sqrt{L \times C}} Fris=12π1.6×10−9×0.001×10−6−−−−−−−−−−−−−−−−−−−−−√=125.8MHzFris=12π1.6×10−9×0.001×10−6=125.8MHz Fris = \frac{1}{2\pi \sqrt{1.6\times10^-9 \times 0.001\times10^-6}} = 125.8MHz 此频率的周期为Tris Tris=1FrisTris=1Fris Tris = \frac{1}{Fris} Tris=1125.8×106=7.95nsTris=1125.8×106=7.95ns Tris = \frac{1}{125.8\times10^6} = 7.95ns 为了使电容器有效,它需要能够比电压在引脚上骤降的响应速度更快。如果电压骤降的发生速度快于7.95ns,那么在引脚上的电压下降与电容器对电压下降所反映的电压下降做出反应的能力之间可能会有一段时间,这可能会使电压下降到掉电点,或重置。为了使电容器保持有效,电压变化必须以比谐振周期的一部分(Tris)低的速率发生。为了量化该陈述,可以接受的电容器有效响应时间是谐振频率的1/40,因此该电容器的有效频率实际上是 EffectiveFris=125.8×10640=3.145MHzEffectiveFris=125.8×10640=3.145MHz Effective Fris = \frac{125.8\times10^6}{40} …

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芯片真的在同一封装中需要多个去耦电容值吗?
这里提出类似的问题:“两个旁路/去耦电容器”规则?但是这个问题是关于并联旁路电容器而没有提到封装尺寸的(但是答案大多是假设并联部件具有不同的封装尺寸),而这个问题具体是关于相同封装尺寸的并联旁路电容器。 我最近参加了一门有关高速数字设计的课程,讲师花了很长时间解释说,电容器的去耦性能几乎完全受其电感的限制,而电感又几乎完全受其尺寸和布局的限制。 他的解释似乎与许多数据手册中的建议相抵触,尽管数据手册中的封装尺寸相同,但它们却建议多个值的去耦电容器。 我相信他的建议是:针对每种封装尺寸,选择可行的最大电容,并尽可能将其放置在最接近的位置,并使用更小的封装。 例如,在莱迪思半导体的原理图中,他们提出以下建议: 470pF 0201 10nF 0201 1uf 0306 Q1:那个470pF电容器真的有帮助吗? 问题2:在0201封装中用一个1uF电容器替换全部三个电容器是否有意义? 问题3:当人们说较高值的电容器在较高的频率下不太有用时,其中的多少归因于电容,多少归因于通常与较大的电容相关的封装尺寸的增加?

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忘了在旁路电容器附近放一个过孔,现在电路板已经制作好了-我该怎么办?
我讨厌,直到电路板已经被制造和组装才注意到这一点。该板是一个RF放大器;我所描绘的部分是DC控制模块的一部分(因此,附近没有RF,但我们正在谈论100MHz-1GHz,因此它肯定会在所有位置浮动)。请查看可能会造成灾难性的屏幕截图,并以“在此处缺少一个过孔”标记。(在任何人要求之前,晶圆厂都手工清除了巨大的痕迹)。对于altium的多边形倒入,我真的需要更加小心... 我现在真的在踢自己这个愚蠢的错误,那是20局,钱真的很紧。我在学术界,所以这些板无法重新制作。问题是C18是用于高速运算放大器的100nF旁路电容。在我看来,在没有通孔到接地层的情况下,只有很小一部分浇筑将其连接到“非常远”的通孔。我可能是错的,但从我读过的所有内容来看,由于电感将非常大,因此上限甚至可能不存在。我还没有板子,所以晶圆厂甚至可能完全消除了那条小痕迹!它只有几密耳厚。 也许我太担心了,因为我还不知道这是否会引起问题。但是,有什么我可以“手工”做以改善去耦的方法吗?将小导线焊接到地面是否有效?我想我主要关心的是随处可见的RF信号的振荡。我要去耦的运算放大器是LME49990,而且我已经看到当旁路电容arent正确放置时,该器件会振荡。

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串联去耦电容和电阻
我正在查看数据表,发现有些东西令我困惑。为什么在电容器上串联一个1欧姆电阻(R2)? 这是一个电源轨,所以我假设它是一个去耦电容器。 引脚15是VREG_OUT-功率调节器输出(唤醒时为1.8 V,深度睡眠时为0 V)。 经过几次Google搜索尝试后,我对响应或缺少响应不满意。“ R2”的合理目的是什么?

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IC电源引脚连接,用于抗干扰和去耦
关于如何将去耦电容器连接至IC的其他问答环节,人们进行了很多讨论,得出了两种完全相反的方法来解决该问题: (a)去耦电容器应尽可能靠近IC电源引脚放置。 (b)将IC电源引脚连接到尽可能靠近电源平面的位置,然后将去耦电容放置在尽可能靠近的位置,但要注意过孔。 根据[ Kraig Mitzner ],对于模拟IC,选项(a)更可取。我看到了其背后的逻辑,因为通孔的电感和去耦电容器形成了一个低通LC滤波器,可将噪声远离IC引脚。但是根据[ Todd H. Hubbing ],选项(a): 在您应用一些实际数字并评估折衷方案之前,[...]听起来是个好主意。通常,任何增加电感(而不增加损耗)的方法都是一个坏主意。有源设备的电源和接地引脚通常应直接连接到电源层。 至于选项(b),[ 克雷格·米茨纳(Kraig Mitzner)(上图的作者)说,这对于数字电路来说是更可取的,但是他没有解释原因。我知道在选项(b)中,感应环路应保持尽可能的小。但是它们仍然允许IC的开关噪声很容易地进入电源层,这是我要避免的。 这些建议正确吗?他们基于什么确切的推理? 编辑:考虑到IC的过孔通向电容器,过孔应保持尽可能短。它们在图中显示为长迹线,仅用于说明目的。

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了解有关去耦电容器的STM32数据表
我试图了解ST对于STM32F030CC的去耦电容的建议。 数据表中的图显示了Vdd / Vss对上的“ 2x100 nF”电容。这是否意味着每对Vdd / Vss对并联2个100nF电容?还是他们指的是所需的100nF电容的总数,即,如果有2个Vdd / Vss对,那么每个Vdd / Vss对为1 100nF电容,总共2 100nF电容? STM32F030数据表

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Vdd大于Vss引脚
我目前正在从事我的第一个微控制器硬件设计。我上大学时曾上过微控制器课,但它侧重于软件方面,并使用了预制的开发板(用于Freescale 68HC12)。 我有一个我很犹豫的问题,因为它看起来很基本,甚至很明显,但同时在通过数据表或在线论坛进行搜索时,我找不到明确的答案。 我已经决定使用STM32F7系列芯片,并且在计划其基本电源和接地连接时遇到了该查询。我在144-LQFP封装上看到总共12个Vdd引脚(9xVdd + 1xVdda + 1xVddusb + 1xVddsdmmc),但只有10个Vss引脚。简而言之:在本项目中,我简短地考虑了Microchip的dsPIC33F,并且发现了类似的不平衡情况(7个Vdd引脚和6个Vss引脚)。 我一直在阅读一些入门性的硬件设计文档,并且对于高速设计而言,始终强烈强调在每个Vdd / Vss对中靠近器件放置去耦电容的重要性。我不知道该如何处理那些没有明显Vss配对的Vdd引脚。我的PCB肯定会包含一个接地层,因此我可以简单地将那些未配对的Vdd引脚直接去耦至该平面,但是我总是觉得这些Vdd / Vss引脚配对很重要。 我是否缺少明显的东西? 我在下面提供了几张图片,这些图片展示了我目前将Vdd / Vss对和单个Vdd引脚去耦的策略。如果这两种方法都存在明显问题,请务必告诉我。


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VCC / GND引脚未闭合时如何连接去耦电容器
我正在制作一块板,它将以PDIP封装托管一个ATmega 162微控制器。不幸的是,VCC和GND引脚对角排列。据我了解,电容器应尽可能靠近引脚,以发挥最大作用。 现在,我可以看到三种连接电容器的方法。将电容器走线至电容器,使它们与两个引脚之间的距离相等,将电容器放置在靠近地面的地方,然后将电线连接至VCC,或者将电容器放置在VCC附近,然后将电线接地。也总是有“以上皆非”选项。 在这种情况下,如何做出正确的决定?还是无关紧要的?

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去耦电容器
我见过许多IC建议将Vdd上的电容器去耦至Vss-这是明智的。 但是,某些IC(例如dsPIC33FJ128GP802)具有三个Vss引脚,而只有两个Vdd引脚(AVdd和Vdd)。那么,我应该在每个Vdd引脚上,或者从每个Vdd引脚到每个Vss引脚上放置一个去耦电容器吗?

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去耦电容:更接近芯片但有通孔还是没有通孔?
这可能是“关于去耦的另一个”问题,但是这个问题非常精确,我找不到答案。 我有一个40引脚QFN,需要将信号散开,然后放置数十个去耦电容。更糟的是,IC位于占QFN面积8mm(5mmx5mm)的插座上。(该插座占据了很大的面积,但没有增加明显的寄生效应;额定频率高达75 GHz)。在同一层上,我无法将组件放置在〜7mm的半径内。背面也由于插槽的安装孔而受到限制,但至少我可以在背面使用部分空间。但是我需要彻底解决这个问题。但是,我可以将50%的电容器放在热接地焊盘上,该焊盘也在背面的芯片下方创建。 现在我已经读了很多遍了,耦合帽和引脚之间应该没有通孔。但是更糟的是什么?通过电线还是更长的电线? 就电感而言,7mm的走线约为5-7nH(http://chemandy.com/calculators/flat-wire-inductor-calculator.htm)。直径为22密耳/ 10密耳的孔远远低于1nH(http://referencedesigner.com/rfcal/cal_13.php)。

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具有多个去耦电容器的USB供电设备
我有一个带有多个IC的USB供电设备。根据我所读的内容,标准做法是使用多个范围的电容器组合来对每个单独的IC进行去耦,最小的电容器应尽可能靠近,而较大的电容器则应尽量远离。 但是,我遇到了一个难题: 根据此来源,USB设备允许的最大去耦电容为10uF。由于几个IC都结合有0.1uF和2.2uF / 4.7uF去耦电容器,所以我很容易超过这个极限,因为它们都是并联的。 我能想到的唯一解决方案是减少/消除较大的去耦电容器,和/或尝试将几个IC的较大去耦电容器集中在一起,同时使较小的去耦电容器靠近每个IC。 在我看来,这些解决方案都不是理想的。USB供电设备上的多个IC的建议去耦布局是什么? 所有正在使用的IC的理论功耗仍低于USB 2.0可以提供的极限。

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555计时器需要Super Duper Vdd加固,最好的方法是什么?
我正在为(16位)频率传感器/计数器使用555计时器。 它通过计算由555定时器设置的125ms采样时间内读取的脉冲数来工作。重置并重复... 我在不稳定的操作中使用计时器。 TH(高时间脉冲)是采样ON信号。 使用高质量的POT设置和调整时间(+/- 5%调整范围)。 TL(时间脉冲低电平)下降沿启动数据锁存读取->然后进行计数器复位操作 现在我把它放在面包板上。我正在为最终设计制作PCB,我想解决PCB设计中的以下问题。 这是问题所在: 测得的频率不是非常稳定(+/-〜3Hz @ 25kHz),需要一段时间才能稳定下来。 我认为这是因为采样时间受到Vdd导轨上噪声的影响。我在所有IC上都有去耦电容,但它在面包板上,因此可以预期。对于PCB布局,我想确保555定时器稳定在5v电压下,并且DCDC转换器输出稳定。 这是我对如何执行此操作的一些想法。 使用导轨运算放大器和4v7参考来调节Timer Vdd @ 4v7 使用铁氧体磁珠将定时器与所有其他IC进一步解耦。 计时器使用单独的DCDC转换器。 对定时器Vdd使用线性稳压器IC。 其中哪一种是确保恒定计时器Vdd值的最佳做法?

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为什么通常情况下IC的负电压轨比正电压轨需要更多的去耦电容(PSRR较差)?
这个问题的前提似乎成立,可以从各种渠道看到,包括: 比较LM317和LM337的各种克隆的数据表(太多,以至于无法列出,但是通常后者的数据表建议在输入上进行更多的去耦,比前者要高一个数量级,例如TI的LM317数据表建议使用0.1uF输入/电源旁路,而LM337则建议使用1uF。) 与此相关的是,针对uA78xx的TI 数据手册有一个分离轨电源原理图,其中正稳压器的去耦小于负稳压器的去耦。下面转载。 模拟应用笔记MT-101的负极引脚的PSRR低于正极引脚: 所以问题是为什么通常会出现这种不对称。

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ATmega328去耦帽:它们在正确的位置吗?
我正在使用ATmega328 + NRF24设计PCB布局。我完全知道图像中需要使用去耦电容C1和C2。 我的麻烦是:VCC来自电池(并联0.1 µF)。 您会注意到,VCC与C1(1206陶瓷0.1 µF)交叉,并到达引脚20。从C1 VCC到达另一个去耦电容器(C2,也是1206陶瓷0.1 µF)的引脚7和引脚7。 是对还是我需要将VCC分成两个分支,每个分支“去”一个上限? 解释一下,这是其他布局:

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