Questions tagged «ethernet»

CAT6电缆可以可靠地处理多少电流？我想将3个内核用于+ 5V，将3个内核用于GND。我想知道我现在需要考虑哪种电源解决方案。

10 current  ethernet 

我正在与一位同事讨论USB电缆长度的限制，据我所记得，它受到主机要求设备响应的狭窄窗口的限制（此处提到））。 他指出，以太网正在以更高的速率传输数据（USB 1.5 / 12/480 / 5,000 Mbit / s（取决于模式），而以太网为10 / 100Gbps），并允许更长的电缆长度（CAT6电缆为100m））。 因此，我想我们都想知道USB协议的哪个方面将电缆长度限制为5m，这与以太网有何不同？

10 usb  ethernet  cables 

我想知道49.9欧姆电阻在该电路中做什么？因为我没有那么大的尺寸，所以绝对需要它们吗？

10 ethernet 

例如，此TI PHY芯片DP83630具有两个MAC地址，可用作PHY控制帧的目标MAC地址和源MAC地址。（第72和94页） 这是否意味着所有PHY芯片都将具有相同的MAC，还是我遗漏了什么？

10 communication  ethernet  phy 

我当时正在考虑创建一个监视移动机器人。我在选择PIC或Arduino微控制器时遇到问题。监视移动机器人通过无线保真（Wi-Fi）控制。如果选择PIC，是否需要以太网模块？ 我搜索它需要一个Arduino板才能连接到Internet。我对PIC有点经验，但是有人说Arduino对初学者来说更好。哪个更好：在项目中使用Arduino或PIC？还是应该同时使用Arduino和PIC？而且我也在考虑使用Android手机作为机器人的控制器。 我该怎么办？

10 android  arduino  ethernet  pic 

简介：我的目的是将以太网连接系统设计为一种业余爱好（例如，花费大量时间，但又不希望花费太多）。我的设计约束理想地是坚持使用2层100mm x 100mm PCB，该PCB具有0.3mm的最小孔和0.15mm的最小走线/间隙，总叠层厚度最薄为0.6mm。在我已知的制造商中，生产4层PCB的成本超过了我所需数量的组件成本（在我的特定情况下，只有一个，但相同的成本最多可以生产10个PCB）。 我的方法：一个带有内置以太网MAC的ATSAME54N20微控制器，通过RMII连接到Altium Designer中的KSZ8091RNA PHY。 问题1：我成功的几率是多少？即使使用0.6mm总高度堆叠选项，对于RMII走线，也要维持68ohms的特性阻抗（仍然没有灌入GND）似乎是不可能的，但是最大走线长度小于30mm，而像CLK这样的走线则为4mm长。这样的电路中是否会出现振铃和反射问题？ 问题2：尽管没有进行长度匹配，但两条TX走线都路由在一起并与RX走线分开。我应该考虑严格的长度匹配公差吗？ 问题3：突出显示的NET通过两个未使用的引脚来备用，这些引脚将被设置为高阻抗。这是惯例吗？这样做会影响信号完整性吗？使用过孔是否更好？ 注意1：我发现了一些话题，讨论了通过NC引脚垫进行走线的情况，在我的情况下，我想知道有据可查的未使用的引脚。我也碰到过这篇文章，但是我打算自己对板子进行回流焊，并且缺乏这样做的经验，因此，我宁愿避免切断引脚并应对作用在芯片上的不均匀的表面张力。 注2：尚未运行从PHY到磁场的100ohm差分阻抗走线，但它们从PHY中出来而没有接近RMII信号。 注意3：我借此机会感谢社区的知识和帮助。希望以后有人对我的帖子有用！ 跟进： 所有RMII网的长度匹配为29.9mm +/- 0.1mm。 未使用的引脚未用于运行跟踪。 叠层由一块1.6mm的总厚度板组成，没有进行受控的阻抗。 仍然需要注入GND，以及一些3.3V多边形，并且不要在任何走线下突破。 这种设计更好吗？ 看起来可行吗？ 跟进2： -实现了与地面共面的波导，以实现更紧密的阻抗匹配。 对于我发现的RMII迹线的正确传输线阻抗，最全面的答案是维基百科： RMII信号被视为集总信号，而不是传输线。无需端接或受控阻抗；输出驱动器（以及摆率）必须尽可能慢（上升时间为1到5 ns），以允许这样做。驱动器应能够驱动25 pF的电容，从而允许PCB走线长达0.30 m。至少该标准说不需要将信号视为传输线。但是，在1 ns的边沿速率下，迹线长于大约2.7 cm时，传输线效应可能是一个严重的问题。在5 ns时，走线可以长5倍。相关MII标准的IEEE版本指定68迹线阻抗。美国国家半导体建议在MII或RMII模式下运行带有33Ω（增加了驱动器输出阻抗）串联终端电阻的50Ω走线，以减少反射。 其他一些包括RMII v1.2规范： 所有连接均旨在成为PCB上的点对点连接。通常，可以将这些连接视为电气短路径，并且可以安全地忽略传输线反射。PCB上较长的走线的连接器和特征阻抗均不在本规范的范围内。建议将输出驱动器保持在尽可能低的水平，以最小化板级噪声和EMI。 还有Sun Microsystems准则： 像MII信号一样，GMII信号将按照以下公式进行源端接，以保持信号完整性：Rd（缓冲区阻抗）+ Rs（源端接阻抗= Z0（传输线阻抗））。 所有RMII网的长度都匹配到40mm +/- 0.1mm。 未使用的引脚未用于运行信号跟踪。 未使用的引脚用于GND和3.3V连接。 堆叠由一块1.6mm的总厚度板组成。 这种设计更好吗？ 看起来可行吗？ 将某些引脚连接到3.3V或GND是否可以接受？如果没有这种做法，我可以做到。 我应该在共面波导上放置多少个过孔？有足够的空间容纳更多的ATM通孔。 …

10 pcb-design  altium  ethernet  signal-integrity  rmii 

TL，DR： 这是很多文本，因为我已经包含了大量的背景信息。但是，最终会有一个很好且精确的问题：当连接不同阻抗（例如50Ω和75Ω）的电缆时，我应该使用阻抗匹配网络吗？可能的答案可能会以“这取决于...”开头，这就是为什么我首先提供大量背景信息的原因。 介绍 我想摆脱沿着房子楼梯扔下的以太网电缆。我最初为卫星电视安装的现有备用同轴电缆似乎很有希望作为一种替代方法，干净地隐藏在墙壁中。就在我正要购买合适的小盒子对的Ethernet-over-天线式同轴电缆（75Ω，能够像270 Mbit / s的），我记得10base2-老式的BNC / RG58同轴以太网系统，认为10 Mbit / s足以满足我的需求。具有BNC连接器甚至是精美的“以太网转换器”（同轴到双绞线）的集线器的二手市场仍然非常好。我唯一不确定的是阻抗问题。10base2使用带有RG58电缆的50Ω安装，几乎所有用于家庭天线系统的同轴电缆（例如我的卫星电视备用电缆）的阻抗均为75Ω。 我现在很高兴地报告10base2足够坚固，可以处理通过10 ... 20 m不适当的75Ω同轴电缆的滥用。在那里，我修好了！好极了！ 但是... 我仍然很好奇我所做的黑客攻击是否真的很糟糕（例如：仅仅勉强够好）甚至是完全可以接受的。我用示波器看了信号。设置是这样的： 同轴电缆的50Ω和75Ω段之间没有任何匹配，结果表明反射噪声非常明显。尽管存在此缺点，但“眼睛”仍然张开，解码器可以高兴地完成工作，从而导致数据包丢失恰好为零。 我们正在查看由示波器附近的以太网集线器发送和接收的信号的组合。从“干净”的部分来看，传输的信号大约有 1.9 V pkpk，接收到的信号为1.6 V pkpk。如果可以安全地假设两个驱动器的输出幅度相同，则我们甚至可以计算电缆引入的损耗：20×log（1.6 / 1.9）dB = 1.5 dB。足够好了，因为对于15 m的典型同轴电缆（6.6 dB / 100 m）的计算得出1 dB。 当在同轴电缆的75Ω部分的近端或远端插入匹配网络时，噪声会大大降低。看起来像这样（本来源的版权）... 随着匹配网络的近端 ……，仍然有可见的反射从不匹配的远端传回。 在远端有匹配网络的情况下，在集线器和标记为“附近”的不连续处之间相对较短的50Ω电缆上也必须存在反射，但是正如我从朋友那里了解到的那样，示波器无法“看到”它们，因为它们被驾驶员吸收了。而且，“远”驱动器的一部分信号会被反射并沿75Ω电缆传播回去，并终止于远端的匹配网络： 与无与伦比的设置相比，来自远端的信号幅度大约减半了（-6 dB），这与预测网络上5.6 dB的损耗及其“看起来”的阻抗的理论非常吻合。入。 以上所有工作，即在近端或远端都没有匹配网络或一个匹配网络。“工作”是指我可以ping -f在数小时内完成工作，而不会丢失一个数据包。 现在，为什么不在“近” 和 “远” 使用两个匹配的网络？好吧，10base2设计用于RG58的最大长度为185 m，损耗为6.6 …

10 ethernet  impedance-matching  coax  manchester-coding 

我正在尝试调试100Mbit以太网板，并且遇到了无法解决的问题。 这是发射对的眼图。接收对非常相似。它是一个LAN8700 PHY，并且我已有效禁用MII接口，因此PHY正在传输IDLE码序列。根据数据表，它被强制为100Mbit / FDX。100Mbit / HDX是相同的。 纠正：设计使用的是LAN8700的内部1.8V电源为其VDD_CORE网络供电。在前面的描述中，我一定已经把1.8V逻辑电源与VDD_CORE电源混淆了。在我看来，电源噪声的可能性不大，因为高电平，零电平和低电平实际上相当不错。也就是说，眼睛不会被“压扁”。违反行为看起来都非常好，只是及时“偏斜”，这一事实使我认为问题出在PHY的晶体或晶体驱动器/ PLL的电源上。 如果我让眼图运行（大约15分钟），则遮罩中的违规将“填充”，以使您在图片中看到的白色违规在蓝色遮罩的右侧变为白色V形（>）形状。这将告诉我，时序误差或多或少是随机分布的，而不是某种使时序偏离精确量的离散噪声。 PHY使用的晶体具有30ppm的规格，这完全在100ppm 802.3规格之内，甚至在PHY指定的50ppm推荐规格之内。我使用的负载电容器与晶体所需的电容器相匹配，并且非常接近LAN8700指定的标称电容。 在禁用MII接口之前，我会看到成帧错误（如我的Linux的ifconfig程序所报告）。如果我将链接强制为10Mbit，则没有错误。 我注意到的一件很奇怪的事情是，如果我将示波器设置为触发从PHY到MAC的RX_ER（接收错误）信号，即使帧错误累积在MAC报告中，它也永远不会发出错误信号。现在，通过阅读PHY的数据表，很明显，实际上只有极少数情况下RX_ER会断言，但是我发现很难相信像我所看到的那样的眼图实际上是PHY与MAC。 我确实了解眼图的基础知识，但是我希望找一些更有经验的海报，希望他们能够分享他们在将特定的眼图模板违规转化为可能的来源方面的经验。 （编辑：添加了原理图，更正了VDD_CORE电源）

10 ethernet  timing  signal-integrity  troubleshooting 

我对以太网PHY和磁性设备的首选位置感到困惑。我认为总体上来说，越近越好。但是随后SMSC / Microchip应用笔记（http://ww1.microchip.com/downloads/en/AppNotes/en562744.pdf）表示： SMSC建议在LAN950x与磁性部件之间的距离最小为1.0英寸，最大为3.0英寸。 令人困惑的是，在同一段落的前面，可以看到： 理想情况下，然后应将LAN设备放置在尽可能靠近磁性的地方。 我使用了Microchip的出色LANcheck服务，并且专家对我的设计进行了审查，并建议在芯片和磁性器件之间至少留出1英寸的间隔，以最大程度地降低EMI。 我不明白为什么增加信号传播的距离会最大程度地降低 EMI？ 另外，这是一个相关的问题-我不明白以下原因： 为了最大限度地提高ESD性能，设计人员应考虑选择分立变压器，而不是集成的磁性/ RJ45模块。这可以简化路由，并允许在以太网前端进行更大的分离，以增强ESD /敏感性。 从直觉上讲，与带走线的分立元件相比，嵌入到屏蔽RJ45模块内部的磁路应该是更好的解决方案？ 因此，总结一下： 我应该尝试在PHY和磁性元件之间保持最小距离还是应该将它们放置得尽可能近？ 最好使用“ magjack”或单独的磁性和RJ45插孔？

9 ethernet  magnetics  phy 

回答： 布局没有什么大不了，事实证明，当与我们使用的PHY IC配对时，以太网变压器的插入损耗超出规范0.2dB。 题 千兆以太网的PCB布线是否有明显的错误？ 千兆以太网具有许多设计约束，由于PCB上组件的布局，有时无法遵循所有设计规则。执行千兆速度并馈入POE电源需要此设计。 它还必须通过FCC EMC / EMI和ESD测试。 我已经阅读了几乎所有可用的应用笔记（TI，Intel..etc）。据我所知，我已尽我所能地跟随他们。迹线以差分对的形式布线，并具有最佳的间距以防止串扰。每段最少使用2个通孔/桩。它们尽可能地对称，并且后磁对每对都匹配在1.25mm之内，预磁对它们在2mm之内匹配。走线在最底层布线，以避免跨越多个电源平面作为参考。 但是，这种设计提出了一些挑战，我对此缺乏经验，无法评估。即，您何时选择违反设计规则，以及在多大程度上可以摆脱设计规则。 特别 RJ45和Magnetics必须原样放置。从RJ45到Magnetics的走线长度匹配在2mm以内，并且全部以差分对的形式放置。但是，这有点混乱-这会导致GBE性能出现问题吗？ 由于限制因素，磁性元件下面有两个中心抽头走线（对于POE）-这会成为EMI问题吗？（应用笔记建议避免在磁性材料下方的区域） 后期磁学有两个要警惕的特性-晶体振荡器和变压器（在切口中），这可能会增加信号的噪声，如何避免这种情况？ PHY端的VIA / Stub是否以可接受的方式布置？ 我缺少此布局的明显缺陷吗？

9 pcb-design  ethernet  layout  magnetics  routing 

前几天，我遇到了这个以太网插孔+磁性连接器，想知道PCB侧的变压器是干什么用的。我以为它看起来像个扼流圈，但中间有一个中心抽头贯穿，扼流圈通常在网络侧。谁能解释它是什么？

9 transformer  ethernet 

如果要为100mbps以太网使用PCB安装的RJ45连接器，是否需要使用屏蔽连接器，还是可以摆脱使用非屏蔽连接器的困扰？ 是否有一些与此相关的标准，还是我需要对EMC进行测试？

9 connector  ethernet  shielding  emc 

我的一组主板存在一些以太网问题（6/10不好）。它们可能只是装配厂的错误...但是我非常担心我的磁性插孔。 我本可以发誓，我以前见过一个示例图，其中包含我的PHY使用的插孔拓扑结构，但找不到。PHY的数据表和建议的电磁插孔的拓扑结构都相同，并且与我所拥有的完全不同。 我正在使用带有Bel SI-52003-F磁性插孔的SMSC LAN8720AI PHY 。我的插孔与该PHY的建议插孔（如SI-60152-F）上的变压器比率相同（1：1）。电感相同，为350uH。但是，我的扼流圈在电路侧，而不是网络侧。此外，虽然TLA在抽头上将四个75欧姆电阻与一个1nF / 2kV电容相连，但我的在抽头和75欧姆电阻之间有一组额外的1nF电容。 主要区别是我的插孔是POE插孔，我以为我找到了一个使用它的例子。因此，仅由于该功能，拓扑就明显不同。 目前，我有4个好的板子，1个“有时”板子和5个板子，它们仅以11.68Hz的频率使LED闪烁，这代表了一些数据手册无法解释的错误。 这有多重要？当然，没有其他的杰克拥有这个足迹。 编辑 我在上面的磁性插孔中添加了一些细节。我只是被推荐使用SI-60152-F，所以我将与之比较。当然，像所有其他建议一样，FindChips上的任何人都没有库存。 后期编辑 事实证明，我的问题是为以太网PLL供电的晶振布局。在转盘上，我选择了更标准的非POE插孔。

9 ethernet  magnetics 

我正在为一个项目使用PIC12F675，除一件事情外，其他所有东西都工作正常。GP4不能用作数字IO。我已经看了很多配置和代码，但是找不到任何东西。 配置： #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma config MCLRE = OFF #pragma config BOREN = ON #pragma config CP = OFF #pragma config CPD = OFF 码： #include <xc.h> #include <math.h> #include "config.h" #define _XTAL_FREQ 4000000 void delay(unsigned int …

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我正在通过以太网连接对PCB进行布线，在确定如何最好地布线TX和RX差分对时遇到了一些麻烦。我已经完成了阻抗计算，以找出100 ohm差分阻抗所需的走线几何形状，并在电路板上进行了确认。但是，TX + / TX-和RX + / RX-对之间的长度有些不匹配（大约5mm）。因此，我正在使用“弯曲线技术”以最小化一对线迹的长度不匹配。 我的问题是，是否有一条经验法则或精确的计算方法可以弄清弯曲的线的几何形状？为了说明我的意思，请看一下附件-我为一对带有“松散”的弯折（图中标记为1）和另一对带有“紧”弯折（图中标记为2）的布线。哪一个更好，这到底有关系吗？我对“紧密的波形”的关注是由于反射引起的信号质量下降，因为波形接近90度角，大多数应用笔记强烈建议不要这样做。另一方面，“松散的花形”占用更多空间，因此我的差分阻抗会降低吗？ 谢谢，节日快乐！-伊戈尔

9 ethernet  differential  routing  controlled-impedance  serpentine-trace