Questions tagged «routing»

我在同一块板上有一个微控制器和一个FPGA。如果它们都将以相同的时钟速度运行，我是否可以仅使用一个振荡器为它们两个时钟？似乎有些事情我应该提防，但是如果我只留下简短的痕迹，我不会马上想到它的任何问题。有人做过吗？这样做会有哪些常见的陷阱？

11 microcontroller  fpga  oscillator  clock  routing 

我在100kHz的I2C上使用MSP430FR2633微控制器和ADS122C04IPWR DAC。 我可以将I2C线穿过2层PCB中的过孔吗？

11 microcontroller  pcb  i2c  routing 

将接地层连接在一起的最佳方法是什么？ 我知道接地层在多个位置连接在一起，以便在整个电路板上保持低阻抗GND并为信号提供返回路径。 但是，除了通孔非常靠近每个去耦电容之外， 我看到了这样的布局，其中在许多通孔上添加了网格图案，间距为板上最大波长的1/20。 在其他板上，过孔沿着走线放置（例如“ 过孔的位置以连接接地层 ”）。 我已经看到过孔是随机散布的。 还有一种组合：沿线的过孔+在GND平面上随机散布。 有明显差异吗？ 我想要实现的是良好的信号完整性，低辐射和良好的电源去耦。

11 pcb  layout  ground  routing  via 

通常，我会按照最佳实践的建议对PCB进行布线，使其从不旋转90º，但是有时会有3条迹线必须截取，如果我总是进行45º旋转，则在这个交叉点将旋转90º，这样还可以吗？更好的方法呢？

10 pcb-design  routing 

我正在尝试布线一个简单的电路板，这是自布线12ms线性电源（相当于mspaint）以来15年来的第一次。该评估板主要由LPC2387组成，这是一个LQFP100 IC，需要各种+ 3.3V和GND连接。 当我尝试布线时，即使只有GND布线，IC的底面仍然是它自己的小老鼠巢。使用这种策略，我将需要在其下的大量通孔来为IC供电。 这正常吗？我要解决所有这些错误吗？

10 pcb  pcb-design  eagle  routing 

我有一个由Altium Designer绘制的完整PCB设计。我想通过尺寸增加。但是它们太多了，一个接一个地更改它们将是一个非常漫长而麻烦的工作。有什么办法可以一次选择并调整它们的大小？

10 pcb  pcb-design  routing  via  altium 

我正在阅读TI关于LM3409评估板的应用笔记。在电路板布局（图3）中，最底层是单个GND浇注层。 但是顶层也有一些铜粉倒入地面，例如LED-，C5，D1和C1。 我不明白的是：由于它们都是同一网，为什么它们都不在顶层相互连接？

9 pcb-design  routing  copper-pour 

我正在设计一个非常复杂的两层板-我真的应该选择4层板，但这不是重点。我已经完成了元件的放置和布线，并且正在完成画龙点睛的工作，例如确保接地层覆盖了大部分电路板，并且缝合良好（也称为接地网格）。 在某些区域，我在接地平面上布置了信号走线（例如SPI），然后是电源走线（14V），然后是另一个接地平面。我无法移开该电源走线，因此我想我可以通过在电源走线和接地层之间的信号走线正下方放置一些去耦电容器（100nF）来让信号返回电流流过它。 这是我在想什么的图像： 这是减小信号环路面积并控制EMI的好主意吗？

9 pcb  pcb-design  signal  emc  routing 

我的串行ATA控制器设计可用于几乎所有种类的Xilinx 7系列设备，但Artix-7设备除外，这让我头疼。 纯设计（SATA 6.0Gb / s，150 MHz设计时钟）可以在我的Artix-7 200T上实现。如果添加ILA内核（以前称为ChipScope），则无法满足时间要求。 我该怎么做才能缓解这种情况：-在每个ILA内核中增加了2个流水线级-在GTP收发器和逻辑之间增加了1个流水线级-使用重定时，重映射和广泛放置作为替代实施策略 此图像显示了正常的设计流程。ILA内核远离SATAController（SATAC）和8位CPU（SoFPGA），但是控制器仍然具有故障路径（这是唯一具有故障路径的区域）。 感觉Artix-7在某些区域没有路由资源。我如何获得表明这种怀疑的报告？ 我还尝试了重新计时，重新映射和更广泛的放置策略。结果是这样的： 计时失败几乎是相同的... PS该设计仅使用178个> 300 BlockRAM。我使用Xilinx ISE在其他设计中几乎使用了每个BlockRAM，但是我从未遇到过这种行为。 编辑： 这是每个切片的所有负松弛值的热图（以红色显示）

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga 

回答： 布局没有什么大不了，事实证明，当与我们使用的PHY IC配对时，以太网变压器的插入损耗超出规范0.2dB。 题 千兆以太网的PCB布线是否有明显的错误？ 千兆以太网具有许多设计约束，由于PCB上组件的布局，有时无法遵循所有设计规则。执行千兆速度并馈入POE电源需要此设计。 它还必须通过FCC EMC / EMI和ESD测试。 我已经阅读了几乎所有可用的应用笔记（TI，Intel..etc）。据我所知，我已尽我所能地跟随他们。迹线以差分对的形式布线，并具有最佳的间距以防止串扰。每段最少使用2个通孔/桩。它们尽可能地对称，并且后磁对每对都匹配在1.25mm之内，预磁对它们在2mm之内匹配。走线在最底层布线，以避免跨越多个电源平面作为参考。 但是，这种设计提出了一些挑战，我对此缺乏经验，无法评估。即，您何时选择违反设计规则，以及在多大程度上可以摆脱设计规则。 特别 RJ45和Magnetics必须原样放置。从RJ45到Magnetics的走线长度匹配在2mm以内，并且全部以差分对的形式放置。但是，这有点混乱-这会导致GBE性能出现问题吗？ 由于限制因素，磁性元件下面有两个中心抽头走线（对于POE）-这会成为EMI问题吗？（应用笔记建议避免在磁性材料下方的区域） 后期磁学有两个要警惕的特性-晶体振荡器和变压器（在切口中），这可能会增加信号的噪声，如何避免这种情况？ PHY端的VIA / Stub是否以可接受的方式布置？ 我缺少此布局的明显缺陷吗？

9 pcb-design  ethernet  layout  magnetics  routing 

是否存在具有N个输入引脚和N个输出引脚的IC，它们通过EEPROM设置或通过微控制器的实时控制，可以将N个输入中的每一个路由到N个输出中的任何一个？ 换句话说，例如，可以使用它来将Input1上的输入线连接到Output6上的输出线，并将Input2连接到Output3，将Input3连接到Output1，依此类推（无论信号是SPI还是I2C） ，或标准数字线路等），然后更改顺序。 如果存在，这些IC称为什么？

9 integrated-circuit  signal  input  output  routing 

我对FPGA领域是一个全新的领域，并认为我将从一个非常简单的项目开始：一个4位7段解码器。我纯粹用VHDL编写的第一个版本（基本上是单个组合select，不需要时钟），并且似乎可以使用，但我也想尝试使用Xilinx ISE中的“ IP内核”功能。 因此，现在我正在使用“ ISE Project Explorer” GUI，并使用ROM内核创建了一个新项目。生成的VHDL代码为： LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : IN STD_LOGIC; addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0); douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END SSROM; ARCHITECTURE SSROM_a OF SSROM IS -- …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

我正在通过以太网连接对PCB进行布线，在确定如何最好地布线TX和RX差分对时遇到了一些麻烦。我已经完成了阻抗计算，以找出100 ohm差分阻抗所需的走线几何形状，并在电路板上进行了确认。但是，TX + / TX-和RX + / RX-对之间的长度有些不匹配（大约5mm）。因此，我正在使用“弯曲线技术”以最小化一对线迹的长度不匹配。 我的问题是，是否有一条经验法则或精确的计算方法可以弄清弯曲的线的几何形状？为了说明我的意思，请看一下附件-我为一对带有“松散”的弯折（图中标记为1）和另一对带有“紧”弯折（图中标记为2）的布线。哪一个更好，这到底有关系吗？我对“紧密的波形”的关注是由于反射引起的信号质量下降，因为波形接近90度角，大多数应用笔记强烈建议不要这样做。另一方面，“松散的花形”占用更多空间，因此我的差分阻抗会降低吗？ 谢谢，节日快乐！-伊戈尔

9 ethernet  differential  routing  controlled-impedance  serpentine-trace 

我正在开发具有LVDS 2.5信号的电路板。我已阅读的有关电路板布局的所有指南都说不要在差分走线之间放置过孔，例如本指南 在某些情况下，将差分对像这样路由起来会容易得多： 观察B5和B6，它们绕着电源垫（旁边有一个过孔）旋转，然后一起继续。我也想用几个接地垫来做。 如果不这样做，我将需要3密耳的走线和空间而不是5密耳，或者需要6层板而不是4层板。哎哟。 所以问题是，这到底有多严重？我应该期望10 mV耦合到LVDS线，还是100 mV？ BGA的间距为1.0mm，走线为7.7密耳，相隔5密耳，可实现100 ohm的差分（但逃逸BGA时可能为5/5）。顶层是信号，然后在其下方接地0.23 mm，然后通电。BGA是Artix-7 XC7A15T。 更新 LVDS信号的时钟频率为600MHz DDR。 更新我更担心电源/地上电流的尖峰耦合到每条线上的不同方向，即将LVDS线驱动到更高而另一条线更低，足以导致接收器读取错误（或不确定）值。与阻抗不连续或反射无关。但是我真的不知道……那只是直觉。

8 pcb-design  routing  via  lvds 

我希望构建具有以下要求的可调输出降压转换器： 输出1.25-15V 输入20-24V 最大电流5A（带限制） 最大输出纹波为100mV（较好，但不太严格） PCB面积50x50mm 使用LM5085 IC：数据表，我相信我的设计可以工作。我选择的设计是数据表pg1上的“典型应用”原理图，并增加了一个检测电阻器： 我对选择元件的值非常有信心，只需遵循整个数据表中的方程即可（请注意：CØ üŤ1个CØüŤ1个 C_{OUT1} 和 CØ üŤ2CØüŤ2C_{OUT2} 没有显示任何值，因为它们存在于任何将来具有不同电容器封装约束的项目的需求中。 注意：我没有包括组件值的计算，因为这不是问题的范围，尽管可以在示意图中看到这些值。如果出于任何原因需要它们，我可以在我的所有工作中进行编辑。 我的第一个问题是关于 [R一dĴ[R一个dĴ R_{adj}，如数据手册第18-19页的设计示例所示，限流比较器失调和ADJ引脚灌入容差会导致实际限流值在相当大的范围内。我要走有什么问题吗[R一个dĴ 1[R一个dĴ1个R_{adj1} 作为开路时，连接一个将汲取约6A的输出负载，然后调整微调电位器的值 [R一dĴ 2[R一个dĴ2R_{adj2} 直到电流限制为5A？ 我其余的问题都与董事会的布局有关。这是我的第一个具有更高频率和更大电流的PCB，因此我希望学习很多东西。使用pg23上的布局示例，本指南以及有关高频，大电流的布线以及电感器周围布线的其他问题，我有以下理解： 必须最小化loop1： d1个- >大号1个- >CØ ü Ť- >d1个d1个->大号1个->CØüŤ->d1个D_1->L_1->C_{out}->D_1 必须最小化loop2： C我ñ- >[R小号ñ 小号- >问1个- >大号1个- >CØ ü Ť- >C我ñC一世ñ->[Rsñs->问1个->大号1个->CØüŤ->C一世ñC_{in}->R_{sns}->Q_1->L_1->C_{out}->C_{in} 连接来自 [R小号ñ 小号[RsñsR_{sns} 到ISEN引脚必须是开尔文连接 尽可能避免在电感器下流走所有痕迹和倾泻物，以最大程度地减少感应噪声/电流 高电流走线必须粗短 使反馈走线远离电感和其他噪声走线 避免在过高切换信号的地方使用过孔 …

8 pcb-design  switch-mode-power-supply  eagle  buck  routing