Questions tagged «digital-logic»

这是我对NPN BJT（双极结型晶体管）的了解： 基极-发射极电流在集电极-发射极处被放大了HFE倍，因此 Ice = Ibe * HFE Vbe是基极-发射极之间的电压，并且与任何二极管一样，通常约为0.65V。不过，我不记得了Vec。 如果Vbe低于最小阈值，则晶体管断开，并且没有电流通过其任何触点。（好的，也许有几微安的泄漏电流，但这无关紧要） 但是我仍然有一些问题： 晶体管饱和时如何工作？ 除了Vbe低于阈值以外，是否可以在某些条件下使晶体管处于打开状态？ 此外，请随时指出（在答案中）我在这个问题上犯的任何错误。 相关问题： 我不在乎晶体管如何工作，如何使它工作？

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在这个图中 Q的开始状态是什么？由于S和R的第一个NOR依赖于先前的结果，因此第一次迭代一定要有一些东西吗？ 注意：我上数字逻辑课程的第一年，所以问题是理论上的使用（表制作，它所适用的各种家庭作业问题等），而不是实际的实现。仅针对“如果R是__而S是__是什么？”之类的东西。像这样的简单事情。

14 digital-logic  flipflop 

为什么在建OR门时需要使用晶体管？仅通过连接两个输入并读取输出，我们就完全不需要晶体管就不能达到相同的结果吗？

13 transistors  digital-logic  logic-gates 

我想制造最简单的计算机。我不在乎速度或存储，实际上，低速和低存储是一个巨大的优势，因为我想用晶体管（理想的是继电器）来构建它，并且我希望每个状态都有一个LED。它会通过一个Raspberry Pi进行编程，该Raspberry Pi将托管一个摄像头，以便您可以看到每个时钟周期正在执行（是的，它将以Hz而不是GHz的频率运行）。这将是一个开放式设计，意在让学校可以购买零件，了解和改进设计。因此，总预算必须低于400英镑，最好是100英镑左右。 我已经对此进行了多年的研究，并且对CPU有很好的想法（最少的寄存器，DIP开关中的微码以及用于减少晶体管数量的位串行逻辑/算术运算）。我不知道如何获取内存，我想要1024到8096位。 我能想到的最好的是两个6位n分之一的解码器，可以访问64 x 64的电容器网格。他们要么在里面充电，要么没有，读书会强化这种状态。电容器上将没有LED，因为此“ DRAM”的刷新将以顺序或分钟为单位（这很可惜，因为这将是唯一不显示状态的部分）。 其他想法包括某种形式的磁带驱动器（紧凑的盒式磁带机制：大容量存储，过于复杂，无法寻道），鼓式存储器（豆罐周围的带子：太难使机械师正常工作），机械式存储器（自行车车轮和滚珠轴承：太多的位错误），核心内存（大型硬铁氧体磁芯：要达到所需的规模仍然非常棘手），磁带/卡（我们仍然可以购买磁带阅读器），带有二进制打孔的旋转磁盘以及一些磁性用于存储的内存（构建起来太复杂）。 最终目的是发布可以在学年中构建的设计，其中CPU和内存的所有部分都是“可见的”，因此您可以看到指令提取，解码为微代码以及地址解码/注册访问/逻辑全部。在几分钟内发生。 如果有人对真正便宜的内存（<< 100英镑）有确切的想法，那么请告诉我。 托尼 PS当前的播放状态在http://www.blinkingcomputer.org/

13 transistors  digital-logic  components  memory  cpu 

新手提醒：我不是电气工程师，也没有参加过电气工程，所以请多多包涵。 每当我读到数字信号和模拟信号之间的区别时，通常都会附上这样的图形（或类似图形）： 考虑一下下面的图示（数字信号）。据我所知，电流是连续的，因此，在任何情况下，电流都不会以这种方式流动。换句话说：没有“方波”。 那么，这到底描绘了什么？ 每当电压通过某个势垒或下降到该势垒以下时，这仅仅是解释吗？意思是，当电压高于任意选择的阈值时，我们认为它是“高”，否则我们认为它是“低”？ 拜托，我知道这并不总是可能的，但是请尝试以一种外行会理解的方式回答。

13 digital-logic  analog  signal 

我在许多地方都读到，与非门相比，与非门在行业中更受欢迎。网上给出的理由说： 与NOR PMOS（串联4号）相比，由于NAND PMOS（尺寸为2并列），NAND的延迟小于Nor。 根据我的理解，延迟将是相同的。我认为这是这样的： 绝对延迟（Dabs）= t（gh + p） g =逻辑努力 h =电力 p =寄生延迟 t =延时单位，它是技术常数 对于NAND和NOR门（gh + p）得出（Cout / 3 + 2）。两者的t也相同。那么延误应该是一样的吧？

13 digital-logic  delay 

我遇到了一种不寻常的情况，我需要一个XOR门，当出现频率为2至3 GHz的方波输入时，该门将能够可靠地工作。我知道台式机CPU的逻辑门可以这些速度运行，但是我不知道有任何集成电路可以做到这一点。我应该尝试用晶体管来构建门吗？ 另外，以这些速度，我是否需要担心使用地平面，斜接弯头和微带线？

13 transistors  digital-logic  high-frequency 

我需要购买一些逻辑集成电路。我应该去哪个家庭？HC？HCT？哪种零件最好放在零件盒中，以最大程度地与无法预测的未来项目兼容？电源范围宽，无极端频率要求，等等。施密特输入？开放的输出？

13 digital-logic  glue  ttl 

我在下图中找到了LED的驱动电路，但我无法弄清其设计目的是什么。 V DD输入有两种，分别是9 V和6.5V。我想也许这个驱动电路正在确保无论这两个输入电压（9 V和6.5 V）是哪一个，它都将保持相同的亮度。 因此，我的问题是1）。它的设计目的是什么？2）。它的理论是什么？

12 led  digital-logic  bjt 

因此，对于那些不知道的人，种族危害定理（RHT）指出： A x B + A'x C = A x B + A'x C + B x C 我了解RHT的其他部分，例如时间延迟等，但我不明白为什么上面的逻辑陈述是正确的，有人可以帮助我理解吗？

12 digital-logic  logic-gates  timing  race-condition 

我知道我可以使用两个单独的与非门来完成此操作，但是这样会占用更多空间。是否有单个标准逻辑门（例如； 74V1Gxxx-最好使用SOT-23封装）产生此结果？ 或者，我最多只能使用两个晶体管来获得此结果吗？

12 digital-logic 

问：能否将微控制器不同端口的各个引脚映射到寄存器，并在更改寄存器值时更改其值？ 场景：我已经用完了微控制器每个端口（8位）的一些引脚。现在，我想连接一个需要8位总线的设备（假设D0至D7 IN SEQUENCE），也就是说我需要来自控制器的8个引脚，以便可以一对一的方式连接它们 portx0 -> D0 // x is the name of port followed by bit location on that port portx1 -> D1 ... portx7 -> D7 但是我没有可以与该设备连接的8个引脚的整个端口，而是从portx，Porty和Portz提供了一些引脚。新的连接方案为（分别从微控制器到设备的连接） portx0 -> D0 portx1 -> D1 portx2 -> D2 porty4 -> D3 porty5 -> D4 porty6 -> D5 porty7 -> D6 …

12 microcontroller  pic  digital-logic  embedded  8051 

我记得在学校时曾学习过，人们可以单独NAND或通过NOR门来构建任何逻辑电路。 首先，我想知道这是如何实现的：即，当英特尔制造CPU时，他们使用NAND/ NORgates 来构建所有寄存器等吗，还是它们还有其他更奇特的处理方式？ 其次，我想知道以这种方式构造所有内容是否会比使用AND/ OR/ NOT门制作的电路增加传播延迟。 我知道使用时PMOS/ NMOS建大门的配置，一个AND或一个OR出来的，而不是一个2级NAND或NOR这两者都是只有1。因为我知道你可以做一个AND从2级联NANDS和一个OR2个级联NORS，它只要制造商同时使用NAND和，传播延迟似乎就不会增加NOR。 是否有人对此有任何见识，特别是关于制造IC的实际情况？

12 manufacturing  delay  digital-logic  performance 

我正在使用分立组件在数字电路上工作，以80x30文本模式驱动640x480 VGA显示器。 对于640x480的显示器，像素时钟为25.175MHz，周期约为40ns。我不明白我应该怎么能够经常向显示器提供新的像素。 我的电路的基本架构如下： 水平像素的二进制计数器以25.175MHz的频率计数到800（640个可见像素+ 160个前沿，同步，后沿）。在800处，增加垂直行计数器（并在525行处重置） 使用水平和垂直位置，导出当前字符的x，y坐标。 使用字符的x，y坐标，索引到视频内存中以检索ASCII字符。 使用ASCII字符在字符ROM中建立索引以获取字符的位模式 使用并行到串行移位寄存器，以像素时钟频率将8像素字符行转换为单个位 如果您遵循该链，则它会：计数器-> RAM-> ROM->并行于串行移位寄存器 使用我能找到的最快的组件，传播延迟和访问时间总计约为15ns + 20ns + 70ns + 15ns = 120ns，远大于25MHz的40ns周期。 在更高的分辨率和刷新率下，像素时钟可以远高于100MHz，这将是10ns的周期。 当RAM / ROM的访问时间已经远远超过它时，甚至不考虑系统中所有其他信号的情况下，如何能每10ns为显示器提供一个新的像素呢？

12 digital-logic  signal  frequency  vga  propagation 

请参见第2页，该数据手册：MM74HC138的内部逻辑图。 该图显示了逻辑逆变器的输入或输出处带有气泡。它们之间有实际区别吗？

12 digital-logic  inverter